Устройство для генерации кода с постоянным числом р единиц

Устройство для генерации кода с постоянным числом р единиц

Иллюстрации

Показать все

Реферат

 

254201

ОП ИСАН И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 13. IV.1968 (№ 1232888/18-24) с присоединением заявки ¹

Приоритет

Опубликовано 07.Х.1969, Бюллетень N 31

Дата опубликования описания 2.1Ъ .1970

Кл. 42птз, 5100

21а>, 36/20

МПК G 06f

Н 03k

УДК 681.325.53:621.394..142 (088.8) Комитет по делам изобретений и открытий при Совете Министров

СССР

Автор изобретения

t с.

А. А. Давыдов

Заявитель

УСТРОЙСТВО ДЛЯ ГЕНЕРАЦИИ КОДА С ПОСТОЯННЫМ

ЧИСЛОМ р ЕДИНИЦ

Изобретение относится к области вычислит ел ь ной техн ики.

Известны устройства для генерации кода с постоянным числом р единиц, содержащие регистры и логические схемы.

Недостатком известных устройств является их сложность и вследствие этого низкая надежностьь.

Предложенное устройство отличается от известных тем, что в нем входы блока управления сдвигом соединены с выходами соотвегствующих ячеек от (k+ 1)-й до и-й регистра сдвига, выход блока управления сдвигом соединен с первым входом вентиля, второй вход вентиля соединен с выходом линии задержки, выход вентиля через схему «ИЛИ» соединен с тактовыми входами ячеек от первой до k-й регистра сдвига, выход k-й ячейки регистра сдвига соединен с первым входом венгиля входного блока, второй вход вентиля входного блока соединен с выходом линии задержки, выход вентиля входного блока через схему

«ИЛИ» входного блока соединен с входом регистра сдвига, входы схемы «ИЛИ» блока управления сдвигом соединены с выходами соответствующих ячеек от (k+ 1)-й до t-й регистра сдвига и выходами дешифратора, вхо-ды дешифратора соединены с выходами ячеек от (t + 1)-й до и-й регистра сдвига и тем, что, с целью расширения функциональных возможностей устройства, в нем блок управления сдвигом содержит сумматор по модулю два, входы которого соединены с выходами ячеек от (k + 1) -й до и-й регистра сдвига.

Это позволяет упростить устройство и расширить его функциональные возможности.

Функциональная схема предлагаемого устройства дана на фнг. 1, где 1 — и-разрядный регистр сдвига; 2 — 2„— ячейки регисгра

10 сдвига 1; 3 — блок управления сдвигом; 4— входной блок; 5, б — вентили входного блока

4; 7 — логическая схсма «ИЛИ» входного блока 4; 8 — логическая схема «ИЛИ»; 9, 10— вентили; 11 — логическая схема «НЕ»; 12—

15 линия задержки на один такт сдвига.

Из фиг. 1 видно, что входы блока управления сдвигом 8 соединены с выходами ячеек

2к+1 —:2п

При этом, номер k-й ячейки больше единпп — р цы, но меньше величины t = E(+ 2).

Р где Š— целая часть выражения, а р — количество единиц в коде. Например, для кода

10 — 3

10/3 величина t = Е(+ 2) = 4. Следо25 3 вательно, номер k-й ячейки для кода 10/3 может быть равен 2 или 3.

На фиг. 2 дана фушсциональная схема блока управления сдвигом 8 в случае, когда ко30 личество «единнц» р мало по сравнению с

25420f длиной кода и (например, n/ð — коды 5/2, 6/2, б/3, 7/2, 7/3, 8/2, 9/3, 10/3, 12/3). Цифрой 13 на фиг. 2 обозначена логическая схема

«ИЛИ» блока управления сдвигом 3. Входы схемы «ИЛИ» 18 соединены с выходами ячеек 2,-,г —: 2,.

Так, например, если для кода 10/3 выбрано

lг = 2, то входы схемы «ИЛИ» 18 связаны с выходами ячеек 2», 24.

На фиг. 3 дана функциональная схема бло- 10 ка управления сдвигом 8 для произвольного соотношения между р и и.

Цифрой 14 на фиг. 3 обозначен дешифратор блока управления сдвигом 8. Входы деши рратора 14 соединены с прямыми или инверсны- 15 ми выходами ячеек 2г,s — 2„, а выходы дешифратора 14 связаны со входами логической схемы «ИЛИ» 13. Количество i выходов дешифратора 14 значительно меньше величины

2" — (и — t — число входов). т. е. дешифратор 14 является неполным дешифратором. Если номер й-й ячейки больше двух (й)2), входы дешифратора 14 соединены как с прямыми, так и с инверсными выходами ячеек

2 +г — 2„таким образом, что дешифратор 14 выделят i различных комбинаций в разрядах (t+1) — и регистра 1. Если номер /г-й ячейки равен двум (й = 2), входы дешифратора

14 соединены только с прямыми выходами ячеек 2г+г — 2„. При этом к каждому выходу 50 дешифратора 14 подключена логическая схема «И» (на фиг. 3 не показана), входы которой соединены с прямыми выходами (р — 1) ячеек регистра 1. Так, например, для кода 9/4 р = 4, t = 3 и k= — 2. Дешифратор 14 имеет З5 два выхода (i=2), причем к первому выходу дешифратора 14 присоединена схема «И», связанная с выходами ячеек 2, 2.;, 2q. а ко второму выходу дешифратора 14 подсоединена схема «И», связанная с выходами ячеек 40

24, 25> 27.

На фиг. 4 дана функциональная схема блока управления сдвигом 8 в случае, когда структура, изображенная на фиг. 3, не позволяет генерировать код n/р в полном объеме. 45

На фиг. 4 15 — сумматор по модулю два, входы которого связаны с выходами ячеек 2,-+г—

2„. Так, например, для кода 10/5 t = 3, /г = 2, а входы сумматора по модулю два 15 связаны с выходами ячеек 2, 24, 2 . 50

При работе усчройства переход от текущей комбинации, хранящейся в регистре сдвига 1 (см. фиг. 1), к очередной осуществляется при помощи двух операций: сдвиг полный и сдвиг частичный. При выполнении полного сдвига 55 происходит сдвиг на один разряд влево во всем регистре 1. При выполнении частичного сдвига происходит сдвиг на один разряд влево в разрядах 1 — /s регистра сдвига 1. Полный сдвиг осуществляется при всех переходах, 60 а частичный сдвиг выполняется только тогда, когда после полного сдвига сигнал на выходе блока управления сдвигом 8 равен «1».

Перед началом работы устройства в регистр сдвига 1 записывается любая комбинация, 65 имеющая нужный вес р, а на входную шину устройства подается сигнал «О». Через время, равное одному такту сдвига, этот сигнал проходит на выход линии задержки 12, закрывает вентиль 5 входного блока и открывает (через схему «НЕ» 11) вентиль б входного блока и вентиль 9. Цепь частичного сдвига (выход ячейки 2,, вентиль 5 входного блока, схема

«ИЛИ» / входного блока, вход ячейки 2,) разомкнута, и цепь полного сдвига (выход ячейки 2„, вентиль 6 входного блока, схема «ИЛИ

7 входного блока, вход ячейки 2,, выход ячейки 2„вентиль 9, вход ячейки 2, г) замкнута, Устройство тем самым к работе подготовлено.

На входную шину устройства с интервалом не менее двух тактов сдвига начинают поступать входные импульсы. Входной сигнал «1» поступает на тактовые входы ячеек 2»+г — 2, (через схему «ИЛИ» 8) и на тактовые входы ячеек 2, — 2».

Происходит полный сдвиг. При этом межединичные расстояния в комбинации не изменяются.

Так, например, после осуществления полного сдвига в комбинации А, = 0101001 получаем комбинацию Аю = 1010010. В обеих комбинациях расстояние между единицами равно соответственно 1, 2 и 1.

После окончания полного сдвига блок управления сдвигом 8 на основании значений выходных сигналов ячеек 2,+г — 2„ вырабатывает управляющий сигнал, равный «1», если частичный сдвиг нужно произвести. Выработка управляющего сигнала на выходе блока управления 8 происходит следующим образом (см. фиг. 3).

Если хотя бы в одной из ячеек 2, г — 2 записана «1», то на выходе схемы «ИЛИ» 13 блока управления сдвигом сигнал также равен «1». В этом случае сигналы на выходах дешифратора 14 блока управления сдвигом не имеют значения для управления сдвигом.

Если же во всех ячейках 2 +> — 2, записаны «О», то на выходе схемы «ИЛИ» 13 блока управления сдвигом сигнал будет равен «1» только в том случае, когда есть «1» хотя бы на одном выходе дешифратора 14 блока управления сдвигом. Так как случаи, когда в ячейках 2» г — 2, есть хоть одна «1», встречаются чаще, чем случаи, когда в этих ячейках записаны все «О», то фактически получается, что выходы ячеек 2,+г — 2,, подсоединенные к входам схемы «ИЛИ» 18, образуют основную логическую функцию управления, а дешифратор 14 осуществляет коррекцию этой функции.

В принципе основная логическая функция может иметь более сложный характер, чем

«ИЛИ», и зависеть от сигналов в ячейках

2,+> — 2„. В этом случае входными сигналами дешифратора 14 также могут быть сигналы ячеек 2,+г — 2„.

К моменту выработки управляющего сигнала в блоке управления сдвигом 8 входной импульс появляется на выходе линии задержки

254201 о

l » î

\»

;О х

И о св а

Л х х г о о

v х ав х х гъх х о - щ в1 хох х - о х х

4 + (в

О хоао

Е св

+ о в л3

eOv ъ х

CO Q g) о о а v

I са х ц св оо

Я в оох (ххах

Я комбина.ции

001001

010001

000101

100001

000011

А1

А2

Ав 4

Ав

4в 47

Ав

Ав

"4в

А,1

А1в

Ав

А14 16

000011

000101

001001

010001

ПОООО

100001

000101

001001

000110

011000

ООООП

А1в=А1

12, открывает вентиль 5 входного блока и закрывает (через схему «НЕ» 11) вентиль б входного блока и вентиль 9. Цепь частичного сдвига замыкается, цепь полного сдвига размыкается.

Если сигнал на выходе блока управления сдвигом 8 равен «1», то вентиль 10 открывается, и импульс с выхода линии задержки 12 проходит через вентиль 10 и схему «ИЛИ» 8 на тактовые входы ячеек 2> — 2 . Происходит частичный сдвиг. При этом, как правило, изменяются межединичные расстояния в комбинации. Так, например, если в комбинации

Аг = 1010010 произвести частичный сдвиг (k = 2), то получим комбинацию Аг+1—

=1010001, в которой расстояния между единицами равны 1, 3 и О.

После осуществления частичного сдвига образование очередной комбинации кода и/р закончено.

К этому времени сигнал на выходе линии задержки 12 снова равен нулю, так как интервал между соседними входными импульсами не меньше, чем два такта сдвига. Вновь цепь частичного сдвига разомкнута, а цепь полного сдвига замкнута. Устройство готово к приходу следующего входного сигнала и т. д.

Осуществляя, аналогично описанному, переходы от текущей комбинации к очередной комбинации, мы через С циклов работы устройства вновь получим начальную комбинацию. При этом будут прогенерированы все комбинации когда n/ð.

В качестве примера рассмотрим код б/2 (см. таблицу).

Для этого кода / = =4 и, следовательно, ноIIep /г-й IcIIIIII может 6blrb раВен 2 HJIH 3.

Выбрано /г = 2. Тогда к входам схемы «ИЛИ»

18 подсоединены вы:; и 24. Де5 шифратор 14 для генерации этого кода не нужен (т. е. схема имеет вид, изображенный на фиг. 2).

Предмет изобретения

1. Устройство для генерации кода с постоянным числом р единиц, содержащее и-разрядный регистр сдвш.а. блок управления сдвигом, выполненный на схеме «ИЛИ» и дешифраторе, входной блок, логические схемы

20 «ИЛИ», «НЕ», вентили и линию задержки, вход которой соединен с входной шиной непосредственно и через логические схемы с тактовыми входами ячеек регистра сдвига, отеачаюгдееся тем, что, с целью упрощения устройства, входы блока управления сдвигом соединены с выходами соответствующих ячеек от (k + 1)-й до и-H регистра сдвига, выход блока управления сдвигом соединен с первым входом вентиля, второй вход вентиля соединен с выходом линии задержки, выход вентиля через схему «ИЛИ» соединен с тактовыми входами ячеек от первой до Й-й регистра сдвига, 35 выход /г-й ячейки регистра сдвига соединен с первым входом вентиля входного блока, второй вход вентиля входного блока соединен с выходом линии задержки, выход вентиля

40 входного блока через схему «ИЛИ» входного блока соединен с входом регистра сдвига, входы схемы «ИЛИ» блока управления сдвигом соединены с выходами соответствующих ячеек

45 от (/г+ 1)-й до t-й регистра сдвига и выходами дешифратора, входы дешифратора соединены с выходамн ячеек от (г + 1)-й до и-й регистра сдвига.

2. Устройство по и. 1, or Iè÷àþøååñÿ тем, что, с целью расширения функциональных возможностей устройства, в нем блок управления сдВигом содержит сумматор по модул}0 два, входы которого соединены с выходами ячеек от (/г+ 1)-й до и-й регистра сдвига.

254201

Составитель A. Д. Ходырев

Редактор К. С. Опенченко Техред Т. П. Курилко

Корректоры: А. Абрамова и Л. Корогод

Заказ 384/18 Тираж 480 Под:тисное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва Ж-35, Раушская наб. д. 4/5

Типография, пр. Сапунова. 2