Устройство хранения и передачи данных с обнаружением и исправлением ошибок в байтах информации

Устройство хранения и передачи данных с обнаружением и исправлением ошибок в байтах информации

Иллюстрации

Показать все

Реферат

Изобретение относится к вычислительной технике и может быть использовано для повышения достоверности функционирования запоминающих устройств.

Известно самокорректирующееся устройство [1], использующее корректирующий код (наиболее часто используется код Хемминга, корректирующий одиночную ошибку и обнаруживающий двойную ошибку).

Недостатком устройства является низкая обнаруживающая способность кода, так как обнаруживаются только двойные ошибки.

Наиболее близким по техническому решению является устройство хранения и передачи данных с исправлением ошибок в байте информации и обнаружением ошибок в байтах информации [2], содержащее узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, коммутатор, блок коммутаторов, корректор, блок корректоров, первый блок элементов ИЛИ, второй блок элементов ИЛИ, инвертор, элемент И, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, двадцати четырех разрядные информационные входы, вход синхронизации, информационные выходы, выход сигнала «ошибка», вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, который формирует значения контрольных разрядов r₁, r₂, r₃, r₄, r₅, r₆, r₇, r₈ путем сложения по модулю 2 информационных символов x₁ x₂ x₃, z₁ z₂ z₃, а₁ a₂ а₃, c₁ c₂ c₃, е₁ е₂ е₃, f₁ f₂ f₃, g₁ g₂ g₃, h₁ h₂ h₃, поступающих на входы входного блока кодирования, в соответствии с правилом: r₁=x₁⊕z₁ ⊕a₁ ⊕c₁ ⊕e₁⊕f₁ ⊕g₁⊕h₁; r₂=x₂⊕z₂ ⊕a₂ ⊕c₂⊕e₂⊕f₂ ⊕g₂⊕h₂; r₃=х₃⊕z₃⊕а₃⊕с₃⊕е₃⊕f₃⊕g₃⊕h₃; r₄=x₁⊕z₃⊕a₂⊕ а₃⊕ c₂⊕ e₁⊕ e₃⊕ f₁⊕ f₂⊕g₁⊕ g₂⊕ g₃; r₅=x₂⊕ x₃⊕ z₁⊕ а₃⊕ c₁⊕ c₃⊕e₁⊕e₂⊕ f₂⊕g₁⊕ g₂⊕ g₃; r₆=x₃⊕ z₂⊕ z₃© а₁⊕ с₁⊕ c₂⊕ e₂⊕ f₁⊕ f₃⊕g₁⊕ g₂⊕ g₃; r₇= x₃⊕ z₃⊕ a₁⊕ а₃⊕ c₂⊕ e₁⊕ f₂⊕g₁⊕ g₂⊕ g₃; r₈=x₁⊕ x₂⊕ z₂⊕ a₂⊕ a₃⊕ c₃⊕ е₃⊕ f₂⊕f₃ ⊕g₁⊕ g₂⊕ g₃, которые поступают на седьмые входы узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора, блока корректоров и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов r_1П, r_2П, r_3П, r_4П, r_5П, r_6П r_7П r_8П путем сложения по модулю 2 информационных символов x_1П x_2П х_3П, z_1П z_2П z_3П, a_1П a_2П a_3П, c_1П c_2П c_3П, е_1П е_2П е_3П, f_1П f_2П f_3П, g_1П g_2П g_3П, h_1П h_2П h_3П, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в соответствии с правилом: r_1П=x_1п⊕z_1П ⊕а_1П ⊕с_1П ⊕e_1П⊕f_1П ⊕g_1П⊕h_1П; r_2П=x_2П⊕z_2П ⊕a_2П ⊕c_2П⊕е_2П⊕f_2П ⊕g_2П⊕h_2П; r_3П=х_3П⊕z_3П⊕a_3П⊕с_3П⊕е_3П⊕f_3П⊕g_3П⊕h_3П; r_4П=x_1П⊕z_3П⊕ а_2П⊕ а_3П⊕ с_2П⊕ e_1П⊕ е_3П⊕ f_1П⊕ f_2П⊕g_1П⊕ g_2П⊕ g_3П; r_5П=x_2П⊕ х_3П⊕ z_1П⊕ а_3П⊕ с_1П⊕ с_3П⊕е_1П⊕е_2П⊕ f_2П⊕g_1П⊕ g_2П⊕ g_3П; r_6П=х_3П⊕ z_2П⊕ z_3П⊕ а_1П⊕ с_1П⊕ c_2П⊕ е_2П⊕ f_1П⊕ f_3П⊕g_1П⊕ g_2П⊕ g_3П; r_7П=х_3П⊕ z_3П⊕ а_1П⊕ а_3П⊕ C_2П⊕ е_1П⊕ f_2П⊕g_1П⊕ g_2П⊕ g_3П; r_8П=х_1П⊕ х_2П⊕ z_2П⊕ a_2П⊕ а_3П⊕ с_3П⊕ е_3П⊕ f_2П⊕f_3П ⊕g_1П⊕ g_2П⊕ g_3П, выходы выходного блока кодирования подключены к первым входам блока вычисления синдрома ошибки, к вторым входам которого подключены выходы контрольных разрядов узла памяти, первые выходы блока вычисления синдрома ошибки подключены к первым входам дешифратора, к первым входам коммутатора, к входам первого блока элементов ИЛИ и к первым входам блока коммутаторов, вторые выходы блока вычисления синдрома ошибки подключены к вторым входам дешифратора и к вторым входам первого блока элементов ИЛИ, выходы дешифратора подключены к входам второго блока элементов ИЛИ, при этом первый выход дешифратора подключен к второму входу коммутатора, а вторые выходы подключены к вторым входам блока коммутаторов, выход второго блока элементов ИЛИ через инвертор подключен к первому входу элемента И, второй вход которого подключен к выходу первого блока элементов ИЛИ, выход элемента И является выходом сигнала «ошибка», выходы коммутатора подключены к вторым входам корректора, выходы блока коммутаторов подключены к вторым входам блока корректоров, выходы корректора и блока корректоров подключены к вторым входам блока элементов И, выходы которого являются информационными выходами устройства.

Недостатком устройства является низкая корректирующая способность ошибок, так как корректируются только одиночные байты ошибок.

Целью изобретения является повышение отказоустойчивости устройства за счет коррекции ошибок в двух байтах информации и обнаружения не корректируемых ошибок.

Поставленная цель достигается тем, что устройство, содержащее узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, корректор, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, отличающееся тем, что дополнительно содержит блок хранения векторов ошибок, первый блок элементов ИЛИ, второй блок элементов ИЛИ, элемент неравнозначности, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, который формирует значения контрольных разрядов r 1 f , r 2 f , r 3 f , r 4 f , r 5 f , r 6 f , r 7 f , r 8 f , r 9 g , r 10 g , r 11 g , r 12 g , r 13 g , r 14 g , r 15 g , r 16 g , r 17 g , r 18 g , r 19 g , r 20 g путем сложения по модулю 2 информационных символов а₀ a₁ а₂ а₃, b₀ b₁ b₂ b₃, c₀ c₁ c₂ c₃, d₀ d₁ d₂ d₃, e₀ e₁ е₂ e₃, f₀ f₁ f₃, g₀ g₁ g₂ g₃, h₀ h₁ h₂ h₃, i₀ i₁ i₂ i₃, j₀ j₁ j₂ j₃, k₀ k₁ k₂ k₃, l₀ l₁ l₂ l₃, m₀ m₁ m₂ m₃, n₀ n₁ n₂ n₃, o₀ o₁ o₂ o₃, p₀ p₁ p₂ p₃, поступающих на входы входного блока кодирования, в соответствии с правилом:

выходы входного блока кодирования подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов r 1 П f , , r 2 П f , r 3 П f , r 4 П f , r 5 П f , r 6 П f , r 7 П f , r 8 П f , r 9 П g , r 10 П g , r 11 П g , r 12 П g , r 13 П g , r 14 П g , r 15 П g , r 16 П g , r 17 П g , r 18 П g , r 19 П g r 20 П g путем сложения по модулю 2 информационных символов а_0П a_1П а_2П а_3П, b_0П b_1П b_2П b_3П, с_0П с_1П с_2П с_3П, d_0П d_1П d_2П d_3П, е_0П е_1П е_2П е_3П, f_0П f_1П f_2П f_3П, g_0П g_1П g_2П g_3П, h_0П h_1П h_2П h_3П, i_0П i_1П i_2П i_3П, j_0П j_1П j_2П j_3П, k_0П k_1П k_2П k_3П, l_0П, l_1П l_2П l_3П, m_0П m_1П m_2П m_3П, n_0П n_1П n_2П n_3П, о_0П о_1П о_2П о_3П, р_0П р_1П р_2П р_3П, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в соответствии с правилом:

, выходы выходного блока кодирования подключены к первым входам блока вычисления синдрома ошибки, к вторым входам которого подключены выходы контрольных разрядов узла памяти, выходы блока вычисления синдрома ошибки подключены к входам первого блока элементов ИЛИ и к входам дешифратора, выходы которого подключены к входам второго блока элементов ИЛИ и к входам блока хранения векторов ошибок, выходы блока хранения векторов ошибок подключены к вторым входам корректора, выходы которого подключены к вторым входам блока элементов И, выходы первого и второго блоков элементов ИЛИ подключены к входам элемента неравнозначности, выход которого подключен к третьему входу блока элементов И, первые выходы блока элементов И являются информационными выходами устройства, а второй выход блока элементов И является выходом «отказ устройства».

На фиг.1 представлена блок-схема устройства. Устройство хранения и передачи данных с исправлением ошибок в двух байтах информации содержит: узел 1 памяти, входной блок 2 кодирования, выходной блок 3 кодирования, блок 4 вычисления синдрома ошибки, дешифратор 5, блок 6 хранения векторов ошибок, корректор 7, блок 8 элементов И, первый блок 9 элементов ИЛИ, второй блок 10 элементов ИЛИ, элемент 11 неравнозначности, вход 12 установки к нулевое состояние, вход 13 записи, вход 14 считывания, адресные входы 15, информационные входы 16, вход 17 синхронизации, информационные выходы 18, выход 19 «отказ устройства».

Вход 12 установки в нулевое состояние, вход 13 записи, вход 14 считывания, адресные входы 15 подключены соответственно к первому, второму, третьему и четвертому входам узла 1 памяти, вход 17 синхронизации подключен к пятому входу узла 1 памяти и к первому входу блока 8 элементов И, информационные входы 16 подключены к шестым входам узла 1 памяти и к входам входного блока 2 кодирования, который формирует значения контрольных разрядов r 1 f , r 2 f , r 3 f , r 4 f , r 6 f , r 7 f , r 8 f , r 9 g , r 10 g , r 11 g , r 12 g , r 13 g , r 14 g , r 15 g , r 16 g , r 17 g , r 18 g , r 19 g , r 20 g , путем сложения по модулю 2 информационных символов а₀ a₁ а₂ а₃, b₀ b₁ b₂ b₃, c₀ c₁ c₂ c₃, d₀ d₁ d₂ d₃, e₀ e₁ е₂ е₃, f₀ f₁ f₂ f₃, g₀ g₁ g₂ g₃, h₀ h₁ h₂ h₃, i₀ i₁ i₂ i₃, j₀ j₁ j₂ j₃, k₀ k₁ k₂ k₃, l₀ l₁ l₂ l₃, m₀ m₁ m₂ m₃, n₀ n₁ n₂ n₃, o₀ o₁ o₂ o₃, р₀ p₁ р₂ p₃, поступающих на входы входного блока 2 кодирования, в соответствии с правилом:

выходы входного блока 2 кодирования подключены к седьмым входам узла 1 памяти, информационные выходы узла 1 памяти подключены соответственно к первым входам корректора 7 и к входам выходного блока 3 кодирования, который формирует значения проверочных контрольных разрядов r 1 П f , r 2 П f , r 3 П f , r 4 П f , r 5 П f , r 6 П f , r 7 П f , r 8 П f , r 9 П g , r 10 П g , r 11 П g , r 12 П g , r 13 П g , r 14 П g , r 15 П g , r 16 П g , r 17 П g , r 18 П g , r 19 П g , r 20 П g путем сложения по модулю 2 информационных символов а_0П a_1П а_2П а_3П, b_0П b_1П b_2П b_3П, с_0П с_1П с_2П с_3П, d_0П d_1П d_2П d_3П, е_0П е_1П е_2П е_3П, f_0П f_1П f_2П f_3П, g_0П g_1П g_2П g_3П, h_0П h_1П h_2П h_3П, i_0П i_1П i_2П i_3П, j_0П j_1П j_2П j_3П, k_0П k_1П k_2П k_3П, l_0П l_1П l_2П l_3П, m_0П m_1П m_2П m_3П, n_0П n_1П n_2П n_3П, о_0П о_1П о_2П о_3П, р_0П р_1П р_2П р_3П, поступающих на входы входного блока 3 кодирования с информационных выходов узла 1 памяти, в соответствии с правилом:

, выходы выходного блока 3 кодирования подключены к первым входам блока 4 вычисления синдрома ошибки, к вторым входам которого подключены выходы контрольных разрядов узла 1 памяти, выходы блока 4 вычисления синдрома ошибки подключены к входам первого блока 9 элементов ИЛИ и к входам дешифратора 5, выходы которого подключены к входам второго блока 10 элементов ИЛИ и к входам блока 6 хранения векторов ошибок, выходы блока 6 хранения векторов ошибок подключены к вторым входам корректора 7, выходы которого подключены к вторым входам блока 8 элементов И, выходы первого 9 и второго 10 блоков элементов ИЛИ подключены к входам элемента 11 неравнозначности, выход которого подключен к третьему входу блока 8 элементов И, первые выходы блока 8 элементов И являются информационными выходами 18 устройства, а второй выход 19 блока 8 элементов И является выходом «отказ устройства».

Узел 1 памяти, в данном случае, представляет собой статическое полупроводниковое оперативное устройство памяти и предназначен для хранения кодовых наборов: У_К = а₀ a₁ а₂ а₃, b₀ b₁ b₂ b₃, c₀ c₁ c₂ c₃, d₀ d₁ d₂ d₃, e₀ e₁ е₂ е₃, f₀ f₁ f₂ f₃, g₀ g₁ g₂ g₃, h₀ h₁ h₂ h₃, i₀ i₁ i₂ i₃, j₀ j₁ j₂ j₃, k₀ k₁ k₂ k₃, l₀ l₁ l₂ l₃, m₀ m₁ m₂ m₃, n₀ n₁ n₂ n₃, o₀ o₁ o₂ o₃, р₀ p₁ р₂ p₃, r 1 f , r 2 f , r 3 f , r 4 f , r 5 f , r 6 f , r 7 f , r 8 f , r 9 g , r 10 g , r 11 g , r 12 g , r 13 g , r 14 g , r 15 g , r 16 g , r 17 g , r 18 g , r 19 g , r 20 g , полученных при кодировании исходных шестидесяти четырех разрядных двоичных наборов.

Входной блок 2 кодирования предназначен для формирования значений контрольных разрядов r 1 f , r 2 f , r 3 f , r 4 f , r 5 f , r 6 f , r 7 f , r 8 f , r 9 g , r 10 g , r 11 g , r 12 g , r 13 g , r 14 g , r 15 g , r 16 g , r 17 g , r 18 g , r 19 g , r 20 g , путем сложения по mod2 информационных символов в соответствии с правилом::

Выходной блок 3 кодирования предназначен для формирования значений проверочных контрольных разрядов r 1 П f , r 2 П f , r 3 П f , r 4 П f , r 5 П f , r 6 П f , r 7 П f , r 8 П f , r 9 П g , r 10 П g , r 11 П g , r 12 П g , r 13 П g , r 14 П g , r 15 П g , r 16 П g , r 17 П g , r 18 П g , r 19 П g , r 20 П g , путем сложения по модулю 2 информационных символов а_0П a_1П а_2П а_3П, b_0П b_1П b_2П b_3П, с_0П с_1П с_2П с_3П, d_0П d_1П d_2П d_3П, е_0П е_1П е_2П е_3П, f_0П f_1П f_2П f_3П, g_0П g_1П g_2П g_3П, h_0П h_1П h_2П h_3П, i_0П i_1П i_2П i_3П, j_0П j_1П j_2П j_3П, k_0П k_1П k_2П k_3П, l_0П l_1П l_2П l_3П, m_0П m_1П m_2П m_3П, n_0П n_1П n_2П n_3П, о_0П о_1П о_2П о_3П, р_0П р_1П р_2П р_3П, поступающих на входы входного блока 3 кодирования с информационных выходов узла 1 памяти, в соответствии с правилом:

Блок 4 вычисления синдрома ошибки предназначен для обнаружения ошибки в кодовом наборе при считывании информации с узла 1 памяти путем сложения по mod2 значений контрольных разрядов r 1 f , r 2 f , r 3 f , r 4 f , r 6 f , r 7 f , r 8 f , r 9 g , r 10 g , r 11 g , r 12 g , r 13 g , r 14 g , r 15 g , r 16 g , r 17 g , r 18 g , r 19 g , r 20 g , считываемых с вторых выходов узла 1 памяти, соответственно с зна