Прибор для рейтинговой оценки уровня готовности к инновационной деятельности

Прибор для рейтинговой оценки уровня готовности к инновационной деятельности

Иллюстрации

Показать все

Реферат

Изобретение относится к вычислительной технике, в частности к устройствам психологического моделирования действий лиц, вовлеченных в практически важные ситуации, с последующей оценкой этих действий, к области испытаний профессиональной пригодности и связанному с ними обучению, к области психометрических измерений интеллекта, проводимых в психологии. Устройство может использоваться для проведения индивидуальных экспресс-тестов профессиональной пригодности в условиях отсутствия ресурсов для более полного и точного оценивания уровня готовности личности к инновационной деятельности в практически важных ситуациях, а также при формировании команд для эффективного решения узкоспециализированных наукоемких творческих задач.

Известна автоматизированная система для обучения и контроля знаний (Патент RU № 2110095 C1 G09B 7/00), выполненная на базе персонального компьютера, состоящая из пульта управления, устройства ввода ответов и реакций обучаемого, блоков ввода информации, дешифратора управляющих сигналов, буфера данных, устройства управления и синхронизации, счетчика адреса, блока памяти, цифроаналогового преобразователя и аналогового мультиплексора.

Известное устройство позволяет использовать информационную стимуляцию на субсенсорном уровне восприятия в процессе ускоренного индивидуального обучения и контроля знаний.

Недостатком аналога является громоздкость и относительно высокая стоимость одного рабочего места из-за использования в качестве базы персонального компьютера.

Известна также система тестирования «Телетестинг» (RU 2186423 C2, G09B 7/00), предназначенная для проверки объема и качества знаний при дистанционном обучении, при заочном автоматизированном определении профпригодности, при организационно-управленческом, профориентационном и индивидуально-личностном консультировании, а также при аттестационном контроле кадрового состава предприятий. Система базируется на компьютерных сетевых информационных технологий и включает в себя блоки подготовительных модулей, модули тестирования, телекоммуникационные модули и модули анализа и обработки.

Известное устройство позволяет реализовать дистанционное одновременное тестирование множества испытуемых, находящихся территориально в различных местах и обеспечивает секретность тестовых заданий для повышения достоверности получаемых результатов.

Недостатком данного аналога является относительная сложность системы и высокая стоимость одного рабочего места, необходимость разработки специального программного обеспечения для подсчета тестовых баллов в процессе телекоммуникации.

Наиболее близким аналогом (прототипом) по своей технической сущности заявленному устройству является прибор контроля знаний (RU 2110096 C1, G09B 7/07), включающий в себя несколько пультов тестирования учащихся, преобразователи угла поворота в код, блок двухпозиционных датчиков, пульт управления прибора, электрическую схему формирования оценок, табло и источник электропитания.

Схема прототипа позволяет использовать его для экспресс-тестинга испытуемых, существенно снизить при этом стоимость одного рабочего места.

Однако устройство-прототип имеет недостатки:

1. Зависимость конструкции прибора от количества и сложности проводимых тестов. В связи с этим для проведения комплексной оценки испытуемого при большом количестве гетерогенных тестовых заданий, требуется пропорциональное усложнение конструкции прибора (сложность масштабирования);

2. Необходимость централизованного управления приборами для задания ключей к тестам и управления процессом тестирования;

Целью изобретения является разработка устройства тестирования, обеспечивающего оперативную рейтинговую оценку уровня инновационного интеллекта в группах испытуемых, упрощение масштабирования в соответствии с требуемым количеством испытуемых за счет использования автономных пультов тестирования для подгрупп испытуемых, децентрализации управления процессом тестирования за счет применения технологии микропрограммных автоматов, возможность применения гетерогенных тестовых заданий с большим количеством вопросов различной сложности и вариантов ответов за счет использования оперативных запоминающих устройств.

Заявленное устройство расширяет арсенал средств данного назначения. Поставленная цель достигается тем, что в известное устройство тестирования, содержащее блок датчиков, D-разрядный, где D≥2 информационный выход которого подключен к D-разрядному информационному входу блока кодирования ответов (БКО), блок вычисления частных показателей (БВЧП), шестой управляющий выход которого подключен к первому управляющему входу блока индикации (БИ), а N-разрядный, где N≥2 управляющий вход БВЧП подключен к N-разрядному управляющему выходу блока управления 1, P-разрядный, где P≥2, информационный вход которого подключен к P-разрядному управляющему выходу блока датчиков (БД), шестой и четвертый управляющие выходы которого подключены соответственно к третьему и первому управляющим входам блока управления, K-разрядный и M-разрядный, где K≥2 и M≥2 информационные выходы блока управления подключены соответственно к K-разрядному информационному входу блока кодирования ответов (БКО) и к M-разрядному информационному входу БИ, дополнительно введены блок синхронизации, блок предварительных подсчетов баллов (БППБ), блок вычисления обобщенного показателя (БВОП), блок выбора членов коллектива (БВЧК), блок оценки ролевой функции (БОРФ) и блок рейтинговых оценок (БРО). Второй управляющий вход БРО подключен к второму управляющему выходу БД. Четвертый, пятый и шестой синхронизирующие входы БРО подключены соответственно к десятому, одиннадцатому и двенадцатому синхронизирующим выходам блока синхронизации. Восьмой, H-разрядный девятый и десятый управляющие входы БРО подключены соответственно к одиннадцатому, H-разрядному двенадцатому и тринадцатому управляющим выходам блока управления. O-разрядный, где O≥2, седьмой информационный выход БРО подключен к O-разрядному шестому информационному входу БИ. S-разрядный, где S≥2, информационный вход БОРФ подключен к S-разрядному информационному выходу БВЧП. Четвертый трехразрядный информационный выход БОРФ подключен к четвертому информационному входу БИ. Первый информационный вход БВЧК подключен к шестому информационному выходу БВЧП. Третий и четвертый информационные выходы БВЧК подключены соответственно к второму и третьему информационным входам БИ. S-разрядный информационный вход БВОП подключен к S-разрядному информационному выходу БВЧП. Третий, четвертый и пятый синхронизирующие входы БВОП подключены соответственно к седьмому, восьмому и девятому синхронизирующим выходам блока синхронизации. S-разрядный седьмой управляющий вход блока вычисления обобщенного показателя подключен к S-разрядному управляющему выходу блока управления. S-разрядный информационный выход БВОП подключен к S-разрядным информационным входам БИ и БРО. S-разрядные первый информационный вход и пятый информационный выход БППБ подключены соответственно к S-разрядным информационным выходу БКО и входу БВЧП. S-разрядный шестой вход БППБ подключен к S-разрядному пятому управляющему выходу БУ. Второй и третий синхронизирующие входы БППБ подключены соответственно к третьему и четвертому синхронизирующим выходам БС. Второй синхронизирующий выход БС подключен к синхронизирующему входу БКО. Пятый синхронизирующий выход БС подключен к второму синхронизирующему входу БВЧП. Шестой выход БС подключен к четвертому и третьему синхронизирующим входам соответственно БППБ и БВЧП, а также к второму синхронизирующему входу БВЧК. Тринадцатый выход БС подключен к второму синхронизирующему входу БВОП и седьмому синхронизирующему входу БИ. Седьмой управляющий выход БУ подключен к пятому и второму управляющим входам соответственно БВЧК и БОРФ. P-разрядный восьмой управляющий выход БУ подключен к P-разрядному третьему управляющему входу БОРФ. Четырнадцатый управляющий выход и пятнадцатый управляющий вход БУ подключены соответственно к пятнадцатому управляющему входу и четырнадцатому выходу БС. Первый управляющий выход БД подключен к первым управляющим входам БС и БРО, а также к восьмому управляющему входу БИ. Блок синхронизации и блок управления снабжены соответственно F-разрядным, где F≥2 и W-разрядным, где W≥2, шинами исходных данных синхронизации и управления соответственно.

БППБ состоит из включенных каскадно по S-разрядному информационному сигналу первого накапливающего сумматора, делителя, умножителя и второго накапливающего сумматора, первого и второго элементов «ИЛИ». S-разрядные информационные вход первого и выход второго накапливающих сумматоров являются соответственно S-разрядными информационными входом и выходом БППБ. Синхронизирующий вход делителя является вторым синхронизирующим входом БППБ. Вторые входы умножителя и первого элемента «ИЛИ» объединены и являются третьим синхронизирующим входом БППБ. Третьи входы первого и второго накапливающих сумматоров подключены к выходам соответственно первого и второго элементов «ИЛИ». Второй вход второго элемента «ИЛИ» является четвертым синхронизирующим входом БППБ. Четвертый S-разрядный управляющий вход делителя и объединенные третьи входы первого и второго элемента «ИЛИ» являются соответственно, S-разрядным седьмым и шестым управляющими входами БППБ.

Блок вычисления обобщенного показателя состоит из каскадно включенных по S-разрядному информационному сигналу умножителя, накапливающего сумматора, вычислителя квадратного корня и делителя. Первый S-разрядный информационный вход умножителя и третий S-разрядный информационный выход делителя являются соответственно S-разрядными информационными входом и выходом БВОП. Четвертый S-разрядный управляющий вход делителя является седьмым S-разрядным управляющим входом БВОП. Синхронизирующие вход умножителя, вход вычислителя квадратного корня и вход делителя являются соответственно третьим, четвертым и пятым синхронизирующими входами БВОП. Управляющий вход накапливающего сумматора является вторым управляющим входом БВОП.

Блок синхронизации состоит из генератора тактовых импульсов, триггерного ключа, демультиплексора, счетчика тактовых импульсов, компаратора, счетчика адреса, регистра памяти, элемента задержки и элемента «ИЛИ». Информационный выход компаратора подключен к входу «Стоп» триггерного ключа и через элемент задержки к информационному входу счетчика адреса. D-разрядные, где D≥2, первый и второй информационные входы компаратора подключены соответственно к D-разрядным информационным выходу счетчика тактовых импульсов и выходу регистра памяти. R-разрядный, где R≥2, управляющий выход счетчика адреса подключен к R-разрядным управляющим входам регистра памяти и демультиплексора. Информационный выход триггерного ключа подключен к информационному входу счетчика тактовых импульсов и информационному входу демультиплексора. Выход генератора тактовых импульсов подключен к первому информационному входу триггерного ключа. Управляющий вход «Старт» триггерного ключа подключен к выходу элемента «ИЛИ». Девятый вход элемента «ИЛИ» является пятнадцатым управляющим входом БС. Информационные выходы с 3-го по 14-й демультиплексора являются соответственно синхронизирующими выходами со 2-го по 13-й БС. Четвертый, шестой, восьмой, девятый, одиннадцатый, двенадцатый и тринадцатый информационные выходы демультиплексора подключены соответственно к второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам элемента «ИЛИ». Информационный выход компаратора является четырнадцатым управляющим выходом БС. Входы «Установка нуля» счетчика тактовых импульсов и счетчика адреса объединены и являются первым управляющим входом БС. D-разрядный информационный выход и R-разрядный адресный вход, а также разрешающий запись второй вход регистра памяти образуют F-разрядную шину исходных данных блока синхронизации, где F=D+R+1.

Блок выбора членов коллектива состоит регистра сдвига, мажоритарного элемента, элемента «И» и трех инвертирующих элементов. Третий, четвертый и пятый информационные выходы регистра сдвига подключены через инвертирующие элементы соответственно к первому, второму и третьему информационным входам мажоритарного элемента и к первому, второму и третьему входам элемента «И». Первый информационный вход регистра сдвига является первым информационным входом БВЧК. Второй и шестой управляющие входы регистра сдвига являются соответственно вторым и мятым управляющими входами БВЧК. Четвертые информационные выходы элемента «И» и мажоритарного элемента являются соответственно третьим и четвертым информационными выходами БВЧК.

Блок оценки ролевой функции состоит из регистра памяти, первого, второго и третьего компараторов двоичных чисел. Второй информационный выход регистра памяти подключен к первому информационному входу первого компаратора и третьему информационному входу третьего компаратора. Третий информационный выход регистра памяти подключен к третьему информационному входу первого компаратора и первому информационному входу второго компаратора. Четвертый информационный выход регистра памяти подключен к третьему информационному входу второго компаратора и первому информационному входу третьего компаратора. Первый S-разрядный информационный вход регистра памяти является первым информационным входом БОРФ. Пятый и P-разрядный шестой управляющие входы регистра памяти являются соответственно вторым и P-разрядным третьим управляющими входами БОРФ. Информационные выходы первого, второго и третьего компараторов образуют четвертый трехразрядный информационный выход БОРФ.

Блок рейтинговых оценок состоит из счетчика адреса, первого и второго регистров памяти, компаратора, счетчика импульсов и V-5 линейных рекуррентных регистров. Вторые информационные входы линейных рекуррентных регистров подключены к V-разрядному информационному выходу первого регистра памяти. Третьи информационные выходы линейных рекуррентных регистров подключены к V-разрядному третьему информационному входу компаратора. Информационный выход компаратора подключен к четвертым управляющим входам линейных рекуррентных регистров и к первому информационному входу счетчика импульсов. G-разрядный, где G≥2, информационный выход счетчика импульсов подключен к G-разрядному информационному входу второго регистра памяти. I-разрядный, где I≥2 информационный выход счетчика адреса подключен к I-разрядным управляющим входам первого и второго регистров памяти. Первый информационный вход счетчика адреса является вторым информационным входом БРО. Третий управляющей вход счетчика адреса является восьмым управляющим входом БРО. Второй и S-разрядный четвертый входы первого регистра памяти являются соответственно четвертым синхронизирующим и третьим информационным входами БРО. I-разрядный выход счетчика адреса и G-разрядный выход второго регистра памяти образуют седьмой O-разрядный, где O≥2, информационный выход БРО. Третий управляющий вход второго регистра памяти и первый информационный вход счетчика адреса объединены и являются шестым управляющим входом БРО. Шестые синхронизирующие входы линейных рекуррентных регистров объединены и являются пятым синхронизирующим входом БРО. Пятые управляющие входы линейных рекуррентных регистров объединены и являются десятым синхронизирующим входом БРО. Управляющие входы с седьмого по m-тый линейных рекуррентных регистров образуют H-разрядный, где H=(m-5)(V-5), девятый управляющий вход БРО. Первые управляющие входы линейных рекуррентных регистров, пятый управляющий вход первого, четвертый управляющий вход второго регистров памяти и второй управляющий вход счетчика импульсов объединены и являются первым управляющим входом БРО.

Указанные в формуле изобретения буквенные обозначения имеют следующий смысл:

S - количество разрядов кода, соответствующего максимальному количеству баллов, начисляемых за решение одного тестового задания.

P - количество разрядов кода, соответствующего максимальному количеству тестовых заданий.

D - количество разрядов кода, соответствующего максимальному количеству вопросов в тестовом задании.

M - количество разрядов кода, отражающего максимальный объем данных одного тестового задания.

R - количество разрядов адресного входа дешифратора БС (в рассматриваемом случае R≥3).

V - количество разрядов кода, соответствующего максимальному значению обобщенного показателя интеллекта.

Q - количество разрядов кода, соответствующего количеству оцениваемых частных показателей интеллекта (в рассматриваемом случае Q≥3).

U - количество разрядов, соответствующее разрядности управляющих входов графического жидкокристаллического индикатора.

I - количество разрядов двоичного кода, соответствующее максимальному количеству испытуемых.

H - количество разрядов двоично-десятичного кода, соответствующего максимальному количеству испытуемых.

G - количество разрядов двоичного кода, соответствующего максимальному значению рейтинга.

F - разрядность шины исходных данных в блок синхронизации.

W - разрядность шины исходных данных в блок управления.

Z - количество разрядов двоичного кода, необходимое для отображения на сегментных жидкокристаллических индикаторах соответствующих значений обобщенного показателя, номера по порядку испытуемого, рейтинга испытуемого.

Благодаря новой совокупности существенных признаков при реализации устройства обеспечивается двухуровневая оценка общего показателя инновационного интеллекта, их простота модификации структуры и содержания тестов и автоматизация всех процедур, т.е. повышение оперативности проведения исследований, кроме того устройство позволяет осуществлять отбор кандидатов по заданным критериям, определять для каждого участника предпочитаемый характер решаемых задач инновационного процесса и выполнять ранжирование кандидатов по значению обобщенного показателя интеллекта с отображением текущего и обобщенного рейтинга каждого испытуемого в группе кандидатов - участников творческого коллектива.

Изобретение поясняется чертежами, на которых показаны:

на фиг. 1 - структурная схема устройства;

на фиг. 2 - структурная схема блока управления (БУ);

на фиг. 3-7 - структурные схемы микропрограммных модулей блока управления;

на фиг. 8 - структурная схема блока датчиков (БД);

на фиг. 9 - структурная схема блока кодирования ответов (БКО);

на фиг. 10 - структурная схема блока предварительных подсчетов баллов (БППБ);

на фиг. 11 - структурная схема блока вычисления частных показателей (БВЧП);

на фиг. 12 - структурная схема блока вычисления обобщенного показателя (БВОП);

на фиг. 13 - структурная схема блока индикации (БИ);

на фиг. 14 - структурная схема блока синхронизации (БС);

на фиг. 15 - структурная схема триггерного ключа БС;

на фиг. 16 - структурная схема блока выбора членов коллектива (БВИК);

на фиг. 17 - структурная схема блока оценки ролевой функции (БОРФ);

на фиг. 18 - структурная схема блока рейтинговых оценок (БРО);

на фиг. 19 - структурная схема линейного рекуррентного регистра;

на фиг. 20 - блок-схема алгоритма функционирования устройства;

на фиг. 21 - векторная модель инновационного интеллекта;

на фиг. 22 - дискограмма частных показателей инновационного интеллекта.

Заявленное устройство, показанное на фиг. 1, состоит из блока управления 1, блока датчиков 2, блока кодирования ответов 3, блока предварительных подсчетов баллов 4, блока вычисления частных показателей 5, блока вычисления обобщенного показателя 6, блока индикации 7, блока синхронизации 8, блока выбора членов коллектива 9, блока оценки ролевой функции 10 и блока рейтинговых оценок 11.

D-разрядный, где D≥2 информационный выход 2.3 БД 2 подключен к D-разрядному информационному входу 3.1 БКО 3. Шестой управляющий выход БВЧП 5 подключен к первому управляющему входу БИ, a N-разрядный, где N≥2 управляющий вход 5.5 БВЧП 5 подключен к N-разрядному управляющему выходу 1.6 БУ 1. P-разрядный, где P≥2, информационный вход 1.2 БУ 1 подключен к P-разрядному управляющему выходу 2.5 БД 2. Шестой 2.6 и четвертый 2.4 управляющие выходы БД 2 подключены соответственно к третьему 1.3 и первому 1.1 управляющим входам БУ 1, K-разрядный 1.4 и M-разрядный 1.9, где K≥2 и M≥2 информационные выходы БУ 1 подключены соответственно к K-разрядному информационному входу 3.4 БКО 3 и к M-разрядному информационному входу 7.9 БИ 7. Второй 11.2 управляющий вход БРО 11 подключен ко второму 2.2 управляющему выходу БД2, четвертый 11.4, пятый 11.5 и шестой 11.6 синхронизирующие входы БРО 11 подключены соответственно к десятому 8.10, одиннадцатому 8.11 и двенадцатому 8.12 синхронизирующим выходам БС 8. Восьмой 11.8, H-разрядный девятый 11.9, где H≥2, и десятый 11.10 управляющие входы БРО 11 подключены соответственно к одиннадцатому 1.11, H-разрядному двенадцатому 1.12 и тринадцатому 1.13. управляющим выходам БУ 1, а O-разрядный, где O≥2, седьмой 11.7 информационный выход БРО 11 подключен к O-разрядному шестому 7.6 информационному входу БИ 7. S-разрядный, где S≥2, информационный вход 10.1 БОРФ 10 подключен к S-разрядному информационному выходу 5.4 БВЧП 5, 3-х-разрядный, четвертый 10.4 информационный выход БОРФ 10 подключен к четвертому 7.4 информационному входу БИ 7. Первый 9.1 информационный вход БВЧК 9 подключен к шестому 5.6 информационному выходу БВЧП 5. Третий 9.3 и четвертый 9.4 информационные выходы БВЧК 9 подключены соответственно к второму 7.2 и третьему 7.3 информационным входам БИ 7. S-разрядный, где S≥2, информационный вход 6.1 БВОП 6 подключен к S-разрядному информационному выходу 5.4 БВЧП 5. Третий 6.3, четвертый 6.4 и пятый 6.5 синхронизирующие входы БВОП 6 подключены соответственно к седьмому 8.7, восьмому 8.8 и девятому 8.9 синхронизирующим выходам БС 8. S-разрядный седьмой 6.7 управляющий вход БВОП 6 подключен к S-разрядному управляющему выходу 1.10 БУ 1. S-разрядный информационный выход 6.6 БВОП 6 подключен к S-разрядным информационному входу 7.5 БИ 7 и третьему 11.3 информационному входу БРО 11, S-разрядные информационные вход 4.1 и выход 4.5 БППБ 4 подключены соответственно к S-разрядным информационным выходу 3.3 БКО 3 и входу 5.1 БВЧП 5. S-разрядный шестой 4.6 вход БППБ 4 подключен к S-разрядному пятому 1.5 управляющему выходу БУ 1. Второй 4.2 и третий 4.3 синхронизирующие входы БППБ 4 подключены соответственно к третьему 8.3 и четвертому 8.4 синхронизирующим выходам БС 8. Второй 8.2 синхронизирующий выход БС 8 подключен к синхронизирующему входу 3.2 БКО 3. Пятый 8.5 синхронизирующий выход БС 8 подключен к второму 5.2 синхронизирующему входу БВЧП 5. Шестой 8.6 выход блока синхронизации БС 8 подключен к четвертому 4.4 и третьему 5.3 синхронизирующим входам соответственно БППБ 4 и БВЧП 5, а также к второму синхронизирующему входу 9.2 БВЧК 9. Тринадцатый 8.13 выход БС 8 подключен к второму 6.2 синхронизирующему входу БВОП 6 и седьмому 7.7 синхронизирующему входу БИ 7. Седьмой 1.7 управляющий выход БУ 1 подключен к пятому 9.5 и второму 10.2 управляющим входам соответственно БВЧК 9 и БОРФ 10. P-разрядный восьмой 1.8 управляющий выход БУ 1 подключен к P-разрядному третьему 10.3 управляющему входу БОРФ 10. Четырнадцатый 1.14 управляющий выход и пятнадцатый 1.15 управляющий вход БУ 1 подключены соответственно к пятнадцатому 8.15 управляющему входу и четырнадцатому 8.14 выходу БС 8. Первый 2.1 управляющий выход БД 2 подключен к первым 8.1 и 11.1 управляющим входам соответственно БС 8 и БРО 11, а также к восьмому 7.8 управляющему входу БИ 7. БС 8 и БУ 1 снабжены соответственно F-разрядным, где F≥2 и W-разрядным, где W≥2, шинами исходных данных.

Блок управления 1, структурная схема которого представлена на фиг. 2, предназначен для хранения данных тестовых заданий, назначения весовых коэффициентов сложности тестовых заданий, а также для выдачи необходимых данных на основные блоки устройства. Реализация блока может быть различной, в частности, как показано на фиг. 2, на основе принципа построения микропрограммного автомата [4, 5, 6].

БУ 1 осуществляет своевременную выдачу данных в такие элементы устройства, как умножители, делители, компараторы, регистры сдвига. Он состоит из пяти каскадно включенных по P-разрядному, где P≥2, управляющему сигналу типовых модулей 1.1, 1.2, 1.3, 1.4, 1.5, которые реализуют принцип работы микропрограммного автомата, регистра памяти 1.6 для хранения данных тестовых заданий, регистра сдвига 1.7 с параллельной записью и последовательным считыванием (PISO), элемента «ИЛИ» 1.8 и элемента задержки 1.9. Первый вход 1.8.1, элемента «ИЛИ» подключен к первому 1.7.1 информационному выходу регистра сдвига 1.7, а второй 1.8.2 вход элемента «ИЛИ» 1.8 является третьим 1.3 управляющим входом БУ 1. Информационный выход 1.8.3 элемента «ИЛИ» 1.8 является четырнадцатым 1.14 управляющим выходом БУ 1. Шестой 1.7.6 управляющий вход регистра сдвига 1.7 и управляющие входы 1.1.9, 1.2.8, 1.3.10, 1.4.8, 1.5.9 модулей соответственно 1.1, 1.2, 1.3, 1.4, 1.5 объединены и являются первым 1.1 управляющим входом БУ 1. Второй 1.7.2, третий 1.7.3, четвертый 1.7.4 и пятый 1.7.5 информационные входы регистра сдвига 1.7 подключены соответственно к седьмому 1.2.7 управляющему выходу второго модуля 1.2, девятому 1.3.9 управляющему выходу третьего модуля 1.3, седьмому 1.4.7 управляющему выходу четвертого модуля 1.4 и восьмому 1.5.8 управляющему выходу пятого модуля 1.5. Седьмой управляющий вход 1.7.7 регистра сдвига 1.7 является пятнадцатым 1.15 управляющим входом БУ 1. Восьмой 1.1.8 и P-разрядный десятый 1.1.10 управляющие выходы первого модуля 1.1 подключены соответственно через элемент задержки 1.9 к второму 1.6.2 и первому 1.6.1 управляющим входам регистра памяти 1.6. P-разрядный управляющий вход 1.1.1 первого модуля 1.1 является вторым 1.2 управляющим входом БУ 1. Информационные выходы 1.1.4, 1.2.5, 1.3.5, 1.3.6, 1.3.7, 1.4.5, 1.5.5, 1.5.6, 1.5.7 модулей 1.1, 1.2, 1.3, 1.4, 1.5 являются соответственно K-разрядным четвертым 1.4, S-разрядным пятым 1.5, S-разрядным шестым 1.6, седьмым 1.7, P-разрядным восьмым 1.8, S-разрядным десятым 1.10, одиннадцатым 1.11, H-разрядным двенадцатым 1.12 и тринадцатым 1.13 управляющими выходами БУ 1. M-разрядный, где M≥2, четвертый 1.6.4 выход регистра памяти 1.6 является девятым 1.9 управляющим выходом БУ 1.

Каждый типовой модуль, схемы которых показаны на фиг. 3-7, состоит из компаратора 1.1.1-1.4.1, регистра памяти 1.1.2-1.4.2, счетчика адреса 1.1.3-1.4.3 и элемента задержки 1.1.4-1.4.4. Типовой модуль имеет следующую структуру, которую можно рассмотреть на примере первого модуля (см. фиг. 3). Адресный вход 1.1.2.6 регистра памяти 1.1.2 подключен к информационному выходу 1.1.3.2 счетчика адреса 1.1.3, а первый информационный выход 1.1.2.1 регистра памяти 1.1.2 подключен к первому информационному входу 1.1.1.1 компаратора 1.1.1. Выход компаратора 1.1.1.2 подключен через элемент задержки 1.1.4 к информационному входу 1.1.3.1 счетчика адреса.

Первый модуль 1.1 (фиг. 3) обеспечивает работу БКО 2. Второй информационный вход 1.1.1.3 компаратора 1.1.1 является первым управляющим входом 1.1.1 модуля 1.1. Третий управляющий вход 1.1.3.3 счетчика адреса 1.1.3 является девятым управляющим входом 1.1.9 модуля 1.1. Информационный выход 1.1.1.2 компаратора 1.1.1 является восьмым 1.1.8 управляющим выходом модуля 1.1. D-разрядный третий 1.1.2.3 и S-разрядный четвертый 1.1.2.4 информационные выходы регистра памяти 1.1.2 образуют K-разрядный, где K=D+S, пятый управляющий выход 1.1.5 модуля 1.1. P-разрядные второй информационный выход 1.1.3.2 счетчика адреса 1.1.3 и пятый информационный выход 1.1.2.5 регистра памяти 1.1.2 являются соответственно седьмым 1.1.7 и десятым 1.1.10 управляющими выходами модуля 1.1. Первый 1.1.3.1 информационный вход счетчика адреса 1.1.3, первый 1.1.2.1, третий 1.1.2.3, четвертый 1.1.2.4, пятый 1.1.2.5 информационные выходы и второй 1.1.2.2 управляющий вход «Запись» регистра памяти 1.1.2 используются для предварительного ввода исходных данных в модуль 1.1.

Второй модуль 1.2 (см. фиг. 4) обеспечивает работу БППБ 4. Третий 1.2.1.3 информационный вход компаратора 1.2.1 является первым управляющим входом 1.2.1 модуля 1.2. Третий управляющий вход 1.2.3.3 счетчика адреса 1.2.3. является восьмым 1.2.8 управляющим входом модуля 1.2. Выход 1.2.1.2 компаратора 1.2.1 является седьмым 1.2.7 управляющим выходом модуля 1.2. S-разрядный третий 1.2.2.3 информационный выход регистра памяти 1.2.2 и P-разрядный второй 1.2.3.2 информационный выход счетчика адреса 1.2.3 являются соответственно пятым 1.2.5 и шестым 1.2.6 управляющими выходами модуля 1.2. Первый 1.2.3.1 информационный вход счетчика адреса 1.2.3, первый 1.2.2.1 и третий 1.2.2.3 информационные выходы, а также второй управляющий вход «Запись» 1.2.2.2 регистра памяти 1.2.2 используются для предварительного ввода данных в модуль 1.2.

Третий модуль 1.3 (см. фиг. 5) обеспечивает работу БВЧП 5, БВЧК 9 и БОРФ 10. P-разрядный третий информационный вход 1.3.1.3 компаратора 1.3.1 и третий управляющий вход 1.3.3.3 счетчика адреса 1.3.3 являются соответственно первым 1.3.1 и десятым 1.3.10 управляющими входами модуля 1.3. Выход 1.3.1.2 компаратора 1.3.1 является девятым 1.3.9 управляющим выходом модуля 1.3. S-разрядные третий 1.3.2.3, четвертый 1.3.2.4 и пятый 1.3.2.5 информационные выходы регистра памяти 1.3.2 образуют N-разрядный, где N+3S, пятый 1.3.5 управляющий выход модуля 1.3. Шестой 1.3.2.6 и P-разрядный седьмой 1.3.2.7 информационные выходы регистра памяти 1.3.2 являются соответственно шестым и седьмым управляющими выходами модуля 1.3. P-разрядный второй выход 1.3.3.2 счетчика адреса 1.3.3 является восьмым 1.3.8 управляющим выходом модуля 1.3. Первый информационный вход 1.3.3.1 счетчика адреса 1.3.3, первый 1.3.2.1, третий 1.3.2.3, четвертый 1.3.2.4, пятый 1.3.2.5, шестой 1.3.2.6, седьмой 1.3.2.7 информационные выходы и второй 1.3.2.2 управляющий вход регистра памяти 1.3.2 используются для предварительного ввода исходных данных в модуль 1.3.

Четвертый модуль 1.4 (см. фиг. 6) обеспечивает работу БВОП 6. P-разрядный третий информационный вход 1.4.1.3 компаратора 1.4.1 и третий управляющий вход 1.4.3.3 счетчика адреса 1.4.3 являются соответственно первым 1.4.1 и восьмым 1.4.8 управляющими входами модуля 1.4. Первый 1.4.2.1 и S-разрядный третий 1.4.2.3 информационные выходы регистра памяти 1.4.2 являются соответственно третий 1.4.3 и пятым управляющими выходами модуля 1.4. Выход 1.4.1.2 компаратора 1.4.1 является седьмым 1.4.7 управляющим выходом модуля 1.4 P-разрядный выход 1.4.3.2 счетчика адреса 1.4.3 является шестым 1.4.6 управляющим выходом модуля 1.4. Первый информационный вход 1.4.3.1 счетчика адреса 1.4.3, первый 1.4.2.1 и третий 1.4.2.3 информационные выходы, второй 1.4.2.2 управляющий вход регистра памяти 1.4.2 используются для предварительного ввода исходных данных в модуль 1.4.

Пятый модуль 1.5 (см. фиг. 7) обеспечивает работу БРО 11. P-разрядный третий информационный вход 1.5.1.3 компаратора 1.5.1 и третий управляющий вход 1.5.3.3 счетчика адреса 1.5.3 являются соответственно первым 1.5.1 и девятым 1.5.9 управляющими входами модуля 1.5. Третий 1.5.2.3 H-разрядный четвертый 1.5.2.4 и пятый 1.5.2.5 выходы регистра памяти 1.5.2 являются соответственно пятым 1.5.5, шестым 1.5.6 и седьмым 1.5.7 управляющими выходами модуля 1.5. Выход 1.5.1.2 компаратора 1.5.1 является восьмым 1.5.8 управляющим выходом модуля 1.5. Первый информационный вход 1.5.3.1 счетчика адреса 1.5.3, первый 1.5.2.1, третий 1.5.2.3, четвертый 1.5.2.4 и пятый 1.5.2.5 информационные выходы, второй 1.5.2.2 управляющий вход регистра памяти 1.5.2 используются для предварительного ввода исходных данных в модуль 1.5.

Регистр сдвига влево 1.7 предназначен для обеспечения согласованной работы БУ 1 и БС 8. Через его информационные входы 1.7.2-1.7.5 записываются сигналы, соответствующие логической единице и считываются по очереди от второго к пятому при поступлении тактовых импульсов на седьмой 1.7.7 вход регистра сдвига.

БД 2, схема которого представлена на фиг. 8, предназначен для кодирования двоичным кодом номера испытуемого, номера теста и номера ответа, которые выбираются испытуемым, а также для установки в исходное состояние всех счетчиков устройства. БД 2 может быть реализован различным образом, например, как показано на фиг. 7: с помощью двухпозиционных датчиков 2.1, 2.2, 2.3, 2.6, 2.8 счетчика номера теста 2.5, реверсивного счетчика номера ответа 2.4 и регистра памяти 2.7. D-разрядный первый информационный вход 2.7.1 регистра памяти 2.7 подключен к D-разрядному информационному выходу 2.4.2 счетчика номера ответа 2.4. Третий управляющий вход 2.7.3 регистра памяти 2.7 подключен к выходу 2.6.2 датчика «Запись» 2.6. Первый информационный вход 2.4.1 счетчика номера ответа 2.4 подключен к выходу датчика «Выбор ответа» 2.1, а третий обнуляющий вход 2.4.3 счетчика номера ответа подключен к выходу 2.2.2 датчика «Выбор теста» 2.2. Первый информационный вход 2.5.1 счетчика номера теста 2.5 подключен к выходу 2.2.2 датчика «Выбор теста» 2.2, а третий обнуляющий вход 2.5.3 счетчика номера теста 2.5 подключен к выходу 2.3.2 датчика «Установка 0» 2.3. На входы 2.1.2, 2.1.1 датчика «Выбор ответа» 2.1 подаются потенциалы, соответствующие логическим нулю и единице, а на входы датчиков «Выбор теста» 2.2, «Установка 0» 2.3 и «Запись» 2.6 подается потенциал, соответствующий логической единице. Выход 2.3.2 датчика «Установка 0» 2.3 является первым 2.1 и четвертым 2.4 управляющими выходами БД 2. D-разрядный выход 2.7.2 регистра памяти 2.7 и P-разрядный выход 2.5.2 счетчика номера теста 2.5 являются соответственно третьим 2.3 и пятым 2.5 информационными выходами БД 2. Выход 2.6.2 датчика «Запись» 2.6 является шестым 2.6 управляющим выходом БД 2. Выход 2.8.2 датчика 2.8 является вторым 2.2 управляющим выходом БД 2.

БКО 3 предназначен для определения количества баллов за выбранный ответ на тестовое задание в соответствии с предварительно заданными весовыми коэффициентами заданий. БКО 3 может быть реализован различным образом, в частности, как показано на фиг. 9.

БКО 3 состоит из компаратора 3.1 и умножителя 3.2. Первый информационный вход 3.2.1 умножителя 3.2 подключен к выходу 3.1.2 компаратора 3.1. Первый 3.1.1 информационный вход компаратора 3.1 и информационный выход 3.2.3 умножителя 3.2 являются соответственно D-разрядным информационными входом 3.1 и S-разрядным выходом 3.3 БКО 3, а третий вход 3.1.3 компаратора 3.1 и четвертый вход 3.2.4 умножителя 3.2 образуют K-разрядный управляющий вход БКО 3, где K=S+D. Второй синхронизирующий вход 3.2.2 умножителя является вторым 3.2 синхронизирующим входом БКО 3.

БППБ 4 предназначен для вычисления суммарного и среднего количества баллов, начисляемых по результатам выполнения тестовых заданий и подготовки исходных данных для вычисления частных показателей интеллекта. БППБ 4 может быть реализован различным образом, в частности, как показано на фиг. 10.

БППБ 4 состоит из каскадно включенных по S-разрядному информационному сигналу первого накапливающего сумматора 4.1, делителя 4.2, умножителя 4.3, второго накапливающего сумматора 4.4, первого 4.5 и второго 4.6 элементов «ИЛИ». Умножитель 4.3 осуществляет возведение в квадрат числа, поступающего в двоичном коде на первый его вход 4.3.1.

Первый вход 4.1.1 первого и второй выход 4.4.2 второго накапливающих сумматоров являются соответственно информационным входом 4.1 и выходом 4.5 БППБ 4. Синхронизирующие вход 4.2.2, делителя и объединенные входы 4.5.2 первого элемента «ИЛИ» и 4.3.2 умножителя 4.2 являются синхронизирующими входами 4.2 и 4.3 БППБ 4. S-разрядный четвертый 4.2.4 управляющий вход делителя 4.2 является седьмым 4.7 управляющим входом БППБ 4. Обнуляющие входы 4.1.3 и 4.4.3 накапливающих сумматоров 4.1 и 4.2 объединены и подключены к выходам соответственно 4.5.1 и 4.6.1 элементов «ИЛИ». Третьи входы 4.5.3 и 4.6.3 элементов «ИЛИ» объединены и являются шестым 4.6 управляющим входом синхронизирующим входом БППБ 4. Второй вход 4.6.2 элемента «ИЛИ» 4.6 является четвертым синхронизирующим входом БППБ 4.

Начальная установка в исходное состояние накапливающих сумматоров 4.1 и 4.4 осуществляется подачей импульса на их управляющие входы 4.1.3 и 4.4.3 через элементы «ИЛИ» 4.5 и 4.6 и шестой управляющий вход 4.6, а подготовка БППБ 4 к очередному этапу работы осуществляется обнулением накапливающих сумматоров 4.1. и 4.4 импульсами, поступающими через второй 4.2 и четвертый 4.4 синхронизирующие входы БППБ 4.

БВЧП 5 предназначен для вычисления значений частных показателей интеллекта и формирования по результатам вычисления информационного сигнала на БИ 7, а также для подготовки исходных данных для вычисления значения обобщенного показателя. БВЧП 5 может быть реализован различным образом, в частности, как показано на фиг. 11.

БВЧП 5 состоит из каскадно включенных по S-разрядному информационному сигналу первого 5.2 и второго 5.3 делителей и компаратора 5.1.

Первый вход 5.2.1 первого делителя 5.2 и выход 5.3.3 второго делителя 5.3 являются соответственно информационными входом 5.1 и выходом 5.4 Б