Многозначный логический элемент обратного циклического сдвига

Многозначный логический элемент обратного циклического сдвига

Иллюстрации

Показать все

Реферат

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в специализированных цифровых структурах, системах автоматического управления, устройствах передачи и обработки цифровой информации и т.п.

В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал [1-14]. Данные функциональные узлы используются, например, во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных преобразователей входных токов без цепей обратной связи [9], реализующих функцию логической обработки входных токовых переменных.

В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте US 5.742.154, структура которого присутствует также во многих других патентах [1-14]. Он содержит токовый вход 1 и токовый выход 2 устройства, первый 3, второй 4 и третий 5 входные транзисторы с объединенными в узле 6 базами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 11 источнику напряжения смещения, первое 12 и второе 13 токовые зеркала, согласованные с первой 14 шиной источника питания, третье 15 и четвертое 16 токовые зеркала, согласованные со второй 17 шиной источника питания, вспомогательный источник опорного тока 18, причем эмиттеры первого 3 и четвертого 8 входных транзисторов соединены друг с другом, эмиттер второго 4 входного транзистора подключен к эмиттеру пятого 9 входного транзистора, эмиттер третьего 5 входного транзистора соединен с эмиттером шестого 10 входного транзистора.

Существенный недостаток известного устройства состоит в том, что оно не реализует функцию обратного циклического сдвига многозначной входной переменной х₁, соответствующей многоуровневым значениям входного тока I₁. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.

Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего обратный циклический сдвиг многозначной входной логической переменной х₁, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие устройств преобразования информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].

Поставленная задача решается тем, что в известном логическом элементе (фиг. 1), содержащем токовый вход 1 и токовый выход 2 устройства, первый 3, второй 4 и третий 5 входные транзисторы с объединенными в узле 6 базами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 11 источнику напряжения смещения, первое 12 и второе 13 токовые зеркала, согласованные с первой 14 шиной источника питания, третье 15 и четвертое 16 токовые зеркала, согласованные со второй 17 шиной источника питания, вспомогательный источник опорного тока 18, причем эмиттеры первого 3 и четвертого 8 входных транзисторов соединены друг с другом, эмиттер второго 4 входного транзистора подключен к эмиттеру пятого 9 входного транзистора, эмиттер третьего 5 входного транзистора соединен с эмиттером шестого 10 входного транзистора, предусмотрены новые элементы и связи - токовый вход устройства 1 соединен со входом первого 12 токового зеркала, токовый выход которого подключен к объединенным эмиттерам первого 3 и четвертого 8 входных транзисторов и через вспомогательный источник опорного тока 18 соединен со второй 17 шиной источника питания, коллектор первого 3 входного транзистора соединен со входом второго 13 токового зеркала, первый 19 токовый выход которого подключен к коллектору четвертого 8 входного транзистора и входу третьего 15 токового зеркала, токовый выход третьего 15 токового зеркала соединен с объединенными эмиттерами второго 4 и четвертого 9 входных транзисторов, и через первый 20 дополнительный источник опорного тока связан с первой 14 шиной источника питания, второй 21 токовый выход второго 13 токового зеркала подключен к объединенным эмиттерам третьего 5 и шестого 10 входных транзисторов и через второй 22 дополнительный источник опорного тока связан со второй 17 шиной источника питания, коллектор третьего 5 входного транзистора соединен со входом первого 23 дополнительного токового зеркала, согласованного с первой 14 шиной источника питания, токовый выход первого 23 дополнительного токового зеркала соединен со входом второго 24 дополнительного токового зеркала, согласованного со второй 17 шиной источника питания, токовый выход второго 24 дополнительного токового зеркала соединен с токовым выходом четвертого 16 токового зеркала и подключен к объединенным эмиттерам первого 25 и второго 26 дополнительных транзисторов разного типа проводимости, а также соединен с первой 14 шиной источника питания через третий 27 дополнительный источник опорного тока, база первого 25 дополнительного транзистора подключена к первому 7 источнику напряжения смещения, а его коллектор соединен с первой 14 шиной источника питания, база второго 26 дополнительного транзистора соединена со вторым 11 источником напряжения смещения, а его коллектор соединен со входом третьего 28 дополнительного токового зеркала, согласованного со второй 17 шиной источника питания, причем токовый выход третьего 28 дополнительного токового зеркала соединен с токовым выходом 2 устройства.

Схема известного устройства показана на чертеже фиг. 1. На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с формулой изобретения.

На чертеже фиг. 3 приведена принципиальная схема фиг. 2 в среде компьютерного моделирования МС9 с конкретным выполнением токовых зеркал 12, 13, 23, 25, 16, 24, 28, а также источников опорного тока 18, 22, 27.

На чертеже фиг. 4 показаны временные диаграммы работы устройства фиг. 3 с троичным входным сигналом х₁.

Многозначный логический элемент обратного циклического сдвига фиг. 2 содержит токовый вход 1 и токовый выход 2 устройства, первый 3, второй 4 и третий 5 входные транзисторы с объединенными в узле 6 базами, которые подключены к первому 7 источнику напряжения смещения, четвертый 8, пятый 9 и шестой 10 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 11 источнику напряжения смещения, первое 12 и второе 13 токовые зеркала, согласованные с первой 14 шиной источника питания, третье 15 и четвертое 16 токовые зеркала, согласованные со второй 17 шиной источника питания, вспомогательный источник опорного тока 18, причем эмиттер первого 3 и четвертого 8 входных транзисторов соединены друг с другом, эмиттер второго 4 входного транзистора подключен к эмиттеру пятого 9 входного транзистора, эмиттер третьего 5 входного транзистора соединен с эмиттером шестого 10 входного транзистора. Токовый вход устройства 1 соединен со входом первого 12 токового зеркала, токовый выход которого подключен к объединенным эмиттерам первого 3 и четвертого 8 входных транзисторов и через вспомогательный источник опорного тока 18 соединен со второй 17 шиной источника питания, коллектор первого 3 входного транзистора соединен со входом второго 13 токового зеркала, первый 19 токовый выход которого подключен к коллектору четвертого 8 входного транзистора и входу третьего 15 токового зеркала, токовый выход третьего 15 токового зеркала соединен с объединенными эмиттерами второго 4 и четвертого 9 входных транзисторов, и через первый 20 дополнительный источник опорного тока связан с первой 14 шиной источника питания, второй 21 токовый выход второго 13 токового зеркала подключен к объединенным эмиттерам третьего 5 и шестого 10 входных транзисторов и через второй 22 дополнительный источник опорного тока связан со второй 17 шиной источника питания, коллектор третьего 5 входного транзистора соединен со входом первого 23 дополнительного токового зеркала, согласованного с первой 14 шиной источника питания, токовый выход первого 23 дополнительного токового зеркала соединен со входом второго 24 дополнительного токового зеркала, согласованного со второй 17 шиной источника питания, токовый выход второго 24 дополнительного токового зеркала соединен с токовым выходом четвертого 16 токового зеркала и подключен к объединенным эмиттерам первого 25 и второго 26 дополнительных транзисторов разного типа проводимости, а также соединен с первой 14 шиной источника питания через третий 27 дополнительный источник опорного тока, база первого 25 дополнительного транзистора подключена к первому 7 источнику напряжения смещения, а его коллектор соединен с первой 14 шиной источника питания, база второго 26 дополнительного транзистора соединена со вторым 11 источником напряжения смещения, а его коллектор соединен со входом третьего 28 дополнительного токового зеркала, согласованного со второй 17 шиной источника питания, причем токовый выход третьего 28 дополнительного токового зеркала соединен с токовым выходом 2 устройства. Двухполюсник 29 моделирует свойства нагрузки, которая подключается к токовому выходу 2 устройства. Величина тока третьего 27 дополнительного источника опорного тока должна быть в два раза больше тока источников опорного тока 18, 20 и 22, что отражено на схеме фиг. 2.

Рассмотрим работу заявляемого устройства фиг. 2. Устройство реализует операцию обратного циклического сдвига, под которой понимается вычитание 1 по mod k (операцию обозначим символом Ө). Для k=3 ее можно записать в виде

Таблица истинности этого выражения приведена ниже.

x	хӨ1
0	2
1	0
2	1

Реализация этого выражения в схеме фиг. 2 производится следующим образом.

Для формирования второго слагаемого в круглых скобках, т.е. входной сигнал x в виде кванта втекающего тока со входа 1 поступает на первое токовое зеркало 12.

Из кванта вытекающего тока этого сигнала с выхода токового зеркала 12 вычитается квант тока, задаваемый первым вспомогательным источником опорного тока 18. Разностный ток x-1 подается на объединенные эмиттеры транзисторов 3 и 8, режимы работы которых задаются источниками напряжения смещения 7 и 11 (Е_с7, Е_с11).

Если разность токов положительна, т.е. х-1>0, то транзистор 3 закрыт, а транзистор 8 открыт. Если же разность токов отрицательна, т.е. 1-x<0, то транзистор 3 открыт, а транзистор 8 закрыт. В результате в точке суммирования токов на входе третьего токового зеркала 15 формируется сигнал алгебраической суммы квантов тока с коллектора транзистора 8 и с выхода 19 второго токового зеркала 13, т.е.

С помощью четвертого токового зеркала 16 квант суммы преобразуется в квант вытекающего тока и вычитается из кванта тока формируемого источником опорного тока 20. Разностный ток подается на объединенные эмиттеры транзисторов 4 и 9, режимы работы которых задаются источниками напряжения смещения 7, 11 (Е_с7, Е_с11).

Если разность токов положительна, т.е. , то транзистор 4 закрыт, а транзистор 9 открыт. Если же разность токов отрицательна, т.е. , то транзистор 3 открыт, а транзистор 9 закрыт. Таким образом, второе слагаемое выражения (1) оказывается сформированным. Соответствующий ему квант вытекающего тока с помощью четвертого токового зеркала 16 преобразуется в квант втекающего тока для последующего суммирования в соответствии с выражением (1).

Для формирования первого слагаемого в круглых скобках, т.е. 1÷(1÷x) из кванта тока, соответствующего 1÷х, с выхода 21 второго токового зеркала 13 вычитается квант тока, формируемого вторым дополнительным источником опорного тока 22. Разностный ток подается на объединенные эмиттеры транзисторов 5 и 10, режимы работы которых задаются источниками напряжения смещения 7 и 11 (E_c7, E_c11).

Если разность токов положительна, т.е. 1÷(1÷х)>0, то транзистор 5 закрыт, а транзистор 10 открыт. Если же разность токов отрицательна, т.е. 1÷(1÷х)<0, то транзистор 5 открыт, а транзистор 10 закрыт. Выходной квант втекающего разностного тока с коллектора транзистора 5 с помощью первого дополнительного токового зеркала 23 преобразуется в квант вытекающего тока, а затем с помощью второго дополнительного токового зеркала 24 преобразуется в квант втекающего тока для последующего суммирования в соответствии с выражением (1).

Слагаемое «константа 2» моделируется удвоенным квантом тока формируемого вторым дополнительным источником опорного тока 27.

Алгебраическое суммирование составляющих выражения (1) производится в точке суммирования на выходе второго дополнительного токового зеркала 24, в которой монтажно объединяются выходы третьего дополнительного источника опорного тока (т.е. «2»), второго дополнительного токового зеркала 24, (т.е. - (1÷(1÷х))) и четвертого токового зеркала 16 (т.е. - . Разностный ток подается на объединенные эмиттеры транзисторов 25 и 26, режимы работы которых задаются источниками напряжения смещения 7 и 11 (E_c7, E_c11).

Если разность токов положительна, то транзистор 25 закрыт, а транзистор 26 открыт. Если же разность токов отрицательна, то транзистор 25 открыт, а транзистор 26 закрыт.

Выходной квант вытекающего разностного тока с коллектора транзистора 26 с помощью токового зеркала 28 преобразуется в квант втекающего тока для согласования направления выходного тока устройства с направлением входных токов последующих подключаемых логических элементов. Резистор 29 служит для моделирования и обнаружения наличия тока в процессе экспериментальных исследований.

Как видно из приведенного описания, реализация логической функции циклического сдвига xӨ1 здесь производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи, что уменьшает их количество. Использование стабильных значений квантов тока I₁₈=I₂₀=I₀, I₂₇=2I₀, а также определение выходного токового сигнала разностью этих токов обеспечивает малую зависимость работы схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).

Показанные на чертеже фиг. 4 результаты моделирования подтверждают указанные свойства заявляемой схемы.

Таким образом, рассмотренное схемотехническое решение многозначного логического элемента обратного циклического сдвига характеризуется многозначным токовым состоянием внутренних сигналов и сигналов на его токовых входе и выходе, что может быть положено в основу цифровых вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 8.159.304, fig. 5

2. Патент US №5.977.829, fig. 1

3. Патент US №5.789.982, fig. 2

4. Патент US №5.140.282

5. Патент US №6.624.701, fig. 4

6. Патент US №6.529.078

7. Патент US №5.734.294

8. Патент US №5.557.220

9. Патент US №6.624.701

10. Патент RU №2319296

11. Патент RU №2436224

12. Патент RU №2319296

13. Патент RU №2321157

14. Патент RU №2383099

15. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.

16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.

17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. - ТРТУ, 2004 г., 118 с.

Многозначный логический элемент обратного циклического сдвига, содержащий токовый вход (1) и токовый выход (2) устройства, первый (3), второй (4) и третий (5) входные транзисторы с объединенными в узле (6) базами, которые подключены к первому (7) источнику напряжения смещения, четвертый (8), пятый (9) и шестой (10) входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму (11) источнику напряжения смещения, первое (12) и второе (13) токовые зеркала, согласованные с первой (14) шиной источника питания, третье (15) и четвертое (16) токовые зеркала, согласованные со второй (17) шиной источника питания, вспомогательный источник опорного тока (18), причем эмиттер первого (3) и четвертого (8) входных транзисторов соединены друг с другом, эмиттер второго (4) входного транзистора подключен к эмиттеру пятого (9) входного транзистора, эмиттер третьего (5) входного транзистора соединен с эмиттером шестого (10) входного транзистора, отличающийся тем, что токовый вход устройства (1) соединен со входом первого (12) токового зеркала, токовый выход которого подключен к объединенным эмиттерам первого (3) и четвертого (8) входных транзисторов и через вспомогательный источник опорного тока (18) соединен со второй (17) шиной источника питания, коллектор первого (3) входного транзистора соединен со входом второго (13) токового зеркала, первый (19) токовый выход которого подключен к коллектору четвертого (8) входного транзистора и входу третьего (15) токового зеркала, токовый выход третьего (15) токового зеркала соединен с объединенными эмиттерами второго (4) и четвертого (9) входных транзисторов, и через первый (20) дополнительный источник опорного тока связан с первой (14) шиной источника питания, второй (21) токовый выход второго (13) токового зеркала подключен к объединенным эмиттерам третьего (5) и шестого (10) входных транзисторов и через второй (22) дополнительный источник опорного тока связан со второй (17) шиной источника питания, коллектор третьего (5) входного транзистора соединен со входом первого (23) дополнительного токового зеркала, согласованного с первой (14) шиной источника питания, токовый выход первого (23) дополнительного токового зеркала соединен со входом второго (24) дополнительного токового зеркала, согласованного со второй (17) шиной источника питания, токовый выход второго (24) дополнительного токового зеркала соединен с токовым выходом четвертого (16) токового зеркала и подключен к объединенным эмиттерам первого (25) и второго (26) дополнительных транзисторов разного типа проводимости, а также соединен с первой (14) шиной источника питания через третий (27) дополнительный источник опорного тока, база первого (25) дополнительного транзистора подключена к первому (7) источнику напряжения смещения, а его коллектор соединен с первой (14) шиной источника питания, база второго (26) дополнительного транзистора соединена со вторым (11) источником напряжения смещения, а его коллектор соединен со входом третьего (28) дополнительного токового зеркала, согласованного со второй (17) шиной источника питания, причем токовый выход третьего (28) дополнительного токового зеркала соединен с токовым выходом (2) устройства.