Устройство для умножения чисел
Иллюстрации
Реферат
1 опий ИЗОБРЕТ
255648
Саюэ Советских
Социалистических
Республик
К АВТОРСКОМУ СВИ
Зависимое от авт. свидетельст
Кл. 42птх, 7154
Заявлено 13.II.1968 (№ 121837 с присоединением заявки ¹
Приоритет
Опубликовано 28.Х.1969. Бюл
Дата опубликования описани
МПК 6 06f
УДК. 681,325.574 (088.8) Комитет по делам иаобретений и открытий при Совете Министров
СССР
Авторы изобретения
Н. Н. Трофимов и А. M. Мокринский
Заявитель
УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ
Предложенное устройство относится к области цифровой вычислительной техники и может быть использовано в универсальных цифровых вычислительных машинах.
Известны устройства для умножения чисел одновременно на три разряда, содержащее сумматор со схемой сдвига на три разряда вправо, регистр множителя со схемой сдвига па три разряда вправо, регистры множимого и утроенного множимого, узел формирования управляющих сигналов, узлы выдачи в сумматор множимого и утроенного множимого в прямом и обратном кодах без сдвига, узлы выдачи в сумматор множимого и утроенного множимого в прямом коде со сдвигом на один разряд влево, узел выдачи множимого в прямом коде со сдвигом на два разряда влево.
Для увеличения быстродействия предлагается выходы регистра множимого и выходы узла формирования управляющих сигналов подсоединить ко входам узла выдачи в сумматор множимого в обратном коде со сдвигом влево на один и два разряда, выходы которых подсоединены ко входам сумматора, выходы регистра утроенного множимого и выходы узла формирования управляющих сигналов подсоединить ко входам узлов выдачи в сумматор утроенного мпожимото в прямом коде со сдвигом на два разряда влево и в обратном коде со сдвигом на один и на два разряда влево, выходы которых подсоединены ко входам сумматора, а входы узла формирования управляющих сигналов подсоединены к выходам пяти младших разрядов регистра множителя.
Это позволяет уменьшить число сложений, а значит, и повысить быстродействие.
На чертеже приведена блок-схема предлагаемого устройства.
Блок-схема содержит регистр 1 множимого:
10 регистр 2 утроешюго множимого; регистр 8 множителя со схемой сдвига на три разряда вправо; сумматор 4 со схемой сдвига на три разряда вправо; узел 5 выдачи множимого в прямом коде без сдвига; узел б выдачи мно1ч жимого в обратном коде без сдвига; узел 7 выдачи множимого в прямом коде со сдвигом влево на один разряд; узел 8 выдачи множимого в обратном коде со сдвигом влево на один разряд; узел 9 выдачи множимого в пря20 мом коде со сдвигом влево на два разряда; узел 10 выдачи множимого в обратном коде со сдвигом влево на два разряда; узел 11 выдачи утроенного множимого в прямом коде без сдвига; узел 12 выдачи утроенного множи25 мого в обратном коде без сдвига; узел 13 выдачи утроенного множимого в прямом коде со сдвигом влево на один разряд; узел 14 выдачи утроенного множимого в обратном коде со сдвигом влево на один разряд; узел 15 выда30 чи утроенного множимого в прямом коде со
255648 сдвигом влево на два разряда; узел 16 выдачи утроенного множимого в обратном коде со сдвигом влево на два разряда; узел !7 формирования управляющих сигналов.
В регистрах 1, 2 и 8 находятся множимое, утроенное множимое и множитель соответственно. В сумматоре 4 и в элементе памяти узла 17 записан нуль. Выходы регистров 1 и 8 через узлы 5 — 16 подключены ко входам сумматора 4. Входы пяти младших разрядов регистра 8 подключены ко входам узла 17, выход шины 18 подсоединен ко входу сумматора
4, а выходы шин 19 — 80 — ко входам узлов
5 — 16.
Умножение осуществляется последовательно на три разряда множителя, начиная с младших разрядов, в зависимости от содержимого которых и состояния элемента памяти узла 17 появляется сигнал на одной из шин
18 — 80. При наличии сигнала на одной из шин
l9 — 80 осуществляется выдача содержимого соответствующего регистра (регистра 1 или регистра 2) через узлы 15 — 16 в сумматор 4.
В последнем содержимое указанных регистров суммируется с частичной суммой, а полученный результат сдвигается вправо на три разряда.
При возбуждении шины 18 осуществляется только сдвиг частичной суммы, находящейся в сум и атор е 4.
Сдвиг множителя на три разряда вправо в регистре 8 производится в каждом шаге умножения.
Условия появления сигналов на выходных шинах 18 — 80 узла 17 в зависимости от содержимого анализируемых разрядов множителя и элемента памяти узла 17 следующие.
Если элемент памяти узла 17 находится в нулевом состоянии, то при равенстве трех младших разрядов регистра 8 величинам 000, 001, 111, 011, 101 сигналы появляются соответственно на шинах 18, 19, 20, 21, 22; при равенстве четырех младших разрядов регистра 8 величинам 0010, 1110, 0110, 1010 — сигналы появляются соответственно на шинах 28, 24, 25, 26; если пять младших разрядов регистра
8 равны величинам 00100, 11100, 01100, 10100, сигналы появляются соответственно на шинах
27, 28, 29, 80. Одновременно с появлением сигна 70В па шипах узла 17 в элемент памяти этого узла заносится единица при возбужде5 нии шин 20, 22, 24, 26, 28; двойка — при возбуждении шины 80 и минус единица — при возбуждении шины 29.
Если в элементе памяти узла 17 записана величина, не равная нулю, то работа узла 17
10 отличается от описанного только тем, что при выработке управляющих сигналов к истинному значению содержимого младших разрядов регистра 8добав.ляется .ко.мбинационным путем величина, равная содержимому элемента
15 памяти.
Предмет изобретения
УстройстEo для умножения чисел, содержа20 щее сумматор со схемой сдвига на три разряда вправо, регистр множителя со схемой сдвига на три разряда вправо, регистры множимого и утроенного множимого, узел формирования управляющих сигналов, узлы вы25 дачи в сумматор множимого If утроенного множимого в прямом и обратном кодах без сдвига, узлы выдачи в сумматор множимого и утроенного множимого в прямом коде со сдвигом на два разряда влево, отличающееся тем, 30 что, с целью увеличения быстродействия, выходы регистра множимого и выходы узла формирования управляющих сигналов подсоединены ко входам узла выдачи в сумматор множимого в обратном коде со сдвигом влево на
35 один и на два разряда, выходы которых подсоединены ко входам сумматора, выходы регистра утроенного множимого и выходы узла формирования управляющих сигналов подсоединены ко входам узлов выдачи в сумма40 тор утроенного множимого в прямом коде со сдвигом на два разряда влево и в обратном коде со сдвигом па один и на два разряда влево, выходы которых подсоединены ко входам сумматора, а входы узла формирования
45 управляющих сигналов подсоединены к выходам пяти младших разрядов регистра множителя.
255648
Составитель М. И. Аршавский
Редактор Т. В. Данилова Техред Л. Я. Левина Корректор Т. А. Абрамова
Заказ 505/16 Тираж 480 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва %-35, Раушская наб., д. 4/5
Типография, пр. Сапунова, 2