Цифровой линейный интерполятор
Патент 259492
Классы МПК
Цифровой линейный интерполятор
Иллюстрации
Реферат
259492
ОПИСАНИЕ
ИЗОЬГЕтЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советских
Социалистических
Республик
Зависимое от авт. свидетельства №
Кл. 42m<, 7/30
Заявлено 27.VIII.1968 (№ 1267467/18-24) с присоединением заявки №
Приоритет
Комитет по делам изобретений и открытий пои Совете Министров
СССР
МПК G 062
УДК 681.335.87 (088.8) Опубликовано 12.XI!.1969. Бюллетень № 2 за 1970
Дата опубликования описания 27Х.1970
Ав-оры изобретения
Ю. К. Карпов и В. Г. Курносов
Заявитель
ЦИФРОВОЙ ЛИНЕЙНЫЙ ИНТЕРПОЛЯТОР
Предлагаемое устройство относится к области цифровых специализированных вычислительных машин и может быть использовано в системах автоматического управления.
Известны цифровые линейные интерполяторы, содержащие генератор тактовых импульсов, регистры подынтегральных функций, делитель частоты и логические схемы.
Предлагаемое устройство отличается тем, что содержит логическую схему анализа приращений, первые входы которой соединены с соответствующими выходами регистров подынтегр альных функций, второй вход соединен с выходом тактового генератора, а выходы соединены с соответствующими входами делителя частоты.
Это позволяет увеличить скорость интерполирования.
На фиг. 1 представлена структурная схема предлагаемого интерполятора; на фиг. 2— принципиальная схема осуществления обвода тех старших разрядов делителя частоты, соответствующие, разряды которых в регистрах подынтегральной функции имеют нулевое состояние.
Устройство содержит регистр 1 подынтегральной функции для приращения Лх, регистр 2 подынтегральной функции для приращения Лу, делитель частоты 3, схему 4, анализирующую величины приращений, генератор импульсов 5, схемы «И»6 и схемы «ИЛИ»7.
Интерполятор работает следующим образом.
В регистры подынтегральной функции заносятся приращения Лх и Лу, например, с перфоленты.
Потенциалы с обоих регистров заведены на схему 4, анализирующую величину приращений Лх и Лу. В случае, если старшие разряды приращений Лх и Лу нулевые, т. е. величины приращений относительно малы, то схема 4 направляет импульсы с генератора на следующий разряд делителя частоты, если же и следующие разряды приращений Лх и Лу нулевые, то обводится и следующий разряд делителя и т. д.
Таким образом, импульсы с генератора заводятся на тот разряд делителя частоты, которому соответствует ненулевой разряд одного из регистров подынтегральной функции.
Далее импульсы проходят по делителю частоты и через логические схемы «И»5, которые управляются соответствующими разрядами регистров подынтегральной функции, выдаются в количестве, пропорциональном весу разрядов делителя, на схемы «ИЛИ»7 и выводятся с интерполятора по каналу х и у с частотой f» и, пропорциональной приращениям
Лх и Лу. Регистры подынтегральной функции устанавливаются в нуль импульсом переполнения U„c делителя частоты.
259492
Предмет изобретения ф 1 ф>е 2
Составитель М. И. Аршавскнй
Редактор Е. В. Семанова Техред Л. Я. Левина Корректор Л. И. Гаврилова
Заказ 1267/6 Тираж 500 Подписное
ЦПИИПИ Комитета по делам изобретений и открытий прн Совете Министров СССР
Москва, Ж-35, Раушская наб., д. 4j5
Типография, пр. Сапунова, 2
Делитель частоты 8 и схема 4 (см. фиг. 2) разбиты на разряды. На потенциальные входы каждого разряда схемы 4 заведены управляющие потенциалы с соответствующих разрядов регистров подынтегральной функции, в которые занесены приращения
Лх и Лу. Если оба старших разряда приращений Лх и Лу нулевые, то импульсы с генератора через первый старейший разряд схемы 4 поступают на следующий разряд. Если же один из разрядов приращений Лх или Лу нулевой, то импульсы с генератора заводятся на соответствующий разряд делителя частоты.
Цифровой линейный интерполятор, содержащии генератор тактовых импульсов, регистры подынтегральных функций, делитель частоты и логические схемы, отличающийся тем, что, с целью увеличения быстродействия он содержит логическую схему анализа приращений, первые входы которой соединены соответствующими выходами регистров подынтегральных функций, второй вход соединен с выходом тактового генератора, а выходы соединены с соответствующими входами делителя частоты.