Генератор стохастических ортогональных кодов

Генератор стохастических ортогональных кодов

Иллюстрации

Показать все

Реферат

Область техники, к которой относится изобретение

Изобретение относится к области вычислительной техники и может быть использовано автономно или в комплексе для вычисления ортогонального базиса положительно определенной симметрической матрицы, который может быть использован для передачи информации в системе цифровой радиосвязи с множественным доступом с кодовым разделением каналов (CDMA - code division multiply access), например, в системе сотовой связи 3 и 4 поколения, радиоканальной системе охраны, навигационном аппаратно-программном комплексе.

Уровень техники

Известен генератор дискретных базисных функций (Генератор функций Уолша: пат. №1501019 А2 СССР, МПК G06F 1/02), содержащий два счетчика, группу элементов И и группу сумматоров по модулю два, а также многовходовый сумматор по модулю два.

Недостатком известного генератора, как и других генераторов функций Уолша, генераторов функций Хаара являются узкие функциональные возможности, заключающиеся в том, что число базисных функций не может быть отличным от 2^m (где m - натуральное число).

Кроме этого, указанные генераторы имеют малый набор значений периодов генерируемых функций и малое число значений базисных функций.

Известно также устройство для операций над матрицами (Устройство для операций над матрицами: пат. №1443003 А1 СССР, МПК G06F 15/347), содержащее N² операционных блоков, N-1 элементов задержки и распределитель импульсов.

Однако известное устройство осуществляет только решение систем линейных уравнений и обращение матриц. Это устройство обладает ограниченными функциональными возможностями, поскольку не может генерировать дискретные базисные функции.

Наиболее близким по технической сущности к предлагаемому изобретению является устройство генерации ортогональных кодов (Генератор функций Попенко-Турко: пат. №1753464 А1 СССР, МПК G06F1/02), предназначенное для вычисления ортогонального базиса положительно определенной симметрической матрицы с действительными положительными коэффициентами, принадлежащими интервалу (0; 1).

Недостатками генератора функций Попенко-Турко является отсутствие автоматического поступления входных данных, а также отсутствие возможности стохастического формирования ансамблей ортогональных кодов различной структуры.

Раскрытие изобретения

Техническим результатом изобретения является автоматизация процесса формирования исходных данных и обеспечение стохастического формирования систем стохастических ортогональных кодов.

Генератор функций Попенко-Турко вычисляет ортогональный базис для матрицы вида

Для положительно определенной симметрической матрицы это будет означать:

1) любой коэффициент матрицы вида (1) удовлетворяет условию a_ij>0, i, j ∈ [1, n];

2) соблюдается свойство симметричности для коэффициентов матрицы, не принадлежащих главной диагонали a_ij= a_ji, i, j ∈ [1, n], i≠j.

Для формирования матрицы вида (1) необходимо ввести лишь элементы верхней или нижней треугольной матрицы. Формула расчета количества элементов треугольной матрицы порядка n для получения квадратной матрицы вида (1) порядка n выглядит так:

Если действительная матрица А=[a_ij], i, j ∈ [1, n] - симметрическая и положительно определенная порядка n вида (1), то собственные векторы этой матрицы

могут быть взяты действительными и они удовлетворяют условиям ортогональности [Демидович Б.П., Марон И.А. Основы вычислительной математики. М.: Наука, 1970].

Таким образом, положительно определенная симметрическая матрица имеет n собственных векторов.

Для спектрального анализа сигналов используется сравнительно небольшое количество полных и ортогональных систем базисных функций. При этом наиболее эффективно разложение сигналов по системам кусочно-постоянных функций, например функций Уолша. Поскольку собственные векторы действительной симметрической матрицы, соответствующие различным собственным значениям, ортогональны между собой, то в качестве системы базисных функций может быть использован ортогональный базис, состоящий из собственных векторов симметрической матрицы вида (1).

Предлагаемый генератор стохастических ортогональных кодов имеет расширенную область применения, заключающуюся в генерировании стохастических ортогональных дискретных базисных функций, число которых может быть отлично от 2^m (m - натуральное число), имеющих широкий набор значений периодов генерируемых функций и большое число значений базисных функций за счет автоматизации присвоения входных псевдослучайных значений симметрической матрицы вида (1).

Технический результат достигается с помощью того, что в функциональную схему генератора 1 функций Попенко-Турко (ГФПТ), состоящего из блоков 3.1.1-3.1.3, 3.2.1-3.2.3, 3.3.1-3.3.3 вычислителя, состоящих из первого сумматора-накопителя 17, умножителя 18, сумматора 19, блоков 4.1.1, 4.1.2, 4.2.1 элементов И, блоков 5.1.1, 5.1.2, 5.2.1 деления, первого блока 6 памяти, состоящего из блоков 20.1-20.3 формирования коэффициентов системы линейных уравнений, элементов 21.1.1-21.1.3, 21.2.1-21.2.3, 21.3.1-21.3.3 памяти, первого двухразрядного разряда регистра 7 сдвига, второго двухразрядного разряда регистра 7 сдвига, операционных блоков 8.1.1, 8.1.2, 8.2.1, 8.2.2, причем операционные блоки 8.1.1 и 8.1.2 состоят из входного 44 регистра, блока 45 деления, операционные блоки 8.2.1 и 8.2.2 состоят из регистра 47 второго сомножителя, выходного 48 регистра, вычитателя 49, умножителя 50, регистра 51 первого сомножителя, второго блока 9 памяти, состоящего из блоков 20.4-20.6 формирования коэффициентов системы линейных уравнений, причем каждый из блоков 20.1-20.6 формирования коэффициентов системы линейных уравнений состоит из регистра 40 памяти, умножителя 41, управляемого 42 инвертора, второго сумматора - накопителя 43, элементов 32.1.1-32.1.3, 32.2.1-32.2.3, 32.3.1-32.3.3 памяти, элемента 10.1 задержки, состоящего из регистров 55 и 56, блока 11 синхронизации, состоящего из генератора 59 синхроимпульсов, элемента 60 И, счетчика 61 тактов, блока 62 памяти микрокоманд, первого разряда трехразрядного регистра 12 сдвига, второго разряда трехразрядного регистра 12 сдвига, третьего разряда трехразрядного регистра 12 сдвига, введен блок 2 стохастического формирования коэффициентов симметрической матрицы (блок СФКСМ), состоящий из микроконтроллера 13, генератора 14 псевдослучайных чисел (ПСЧ), блока 15 накопителя, блоков 16.1.1-16.1.3, 16.2.1-16.2.3, 16.3.1-16.3.3 N-разрядного (N-разрядность генерируемых генератором 14 ПСЧ псевдослучайных коэффициентов матрицы) оперативного запоминающего устройства (ОЗУ), причем

первый выход ГФПТ 1 подключен ко второму входу блока 2 СФКСМ, второй выход ГФПТ 1 выводит компоненты первого собственного вектора,

первый выход блока 3.1.1 вычислителя подключен к третьему входу блока 3.1.2 вычислителя, который подключен ко второму входу сумматора 19, входящего в состав блока 3.1.2 вычислителя, второй выход блока 3.1.1 вычислителя подключен к первому входу блока 3.2.1 вычислителя, который подключен ко второму входу умножителя 18, входящего в состав блока 3.2.1 вычислителя,

первый выход блока 3.1.2 вычислителя подключен к третьему входу блока 3.1.3 вычислителя, который подключен ко второму входу сумматора 19, входящего в состав блока 3.1.3 вычислителя, второй выход блока 3.1.2 вычислителя подключен к первому входу блока 3.2.2 вычислителя, который подключен ко второму входу умножителя 18, входящего в состав блока 3.2.2 вычислителя,

первый выход блока 3.1.3 вычислителя подключен к первому входу блока 5.1.1 деления, второй выход блока 3.1.3 вычислителя подключен к первому входу блока 3.2.3 вычислителя, который подключен ко второму входу умножителя 18, входящего в состав блока 3.2.3 вычислителя,

первый вход блока 3.2.1 вычислителя подключен к третьему входу блока 3.2.2 вычислителя, который подключен ко второму входу сумматора 19, входящего в состав блока 3.2.2 вычислителя, второй выход блока 3.2.1 подключен к первому входу блока 3.3.1 вычислителя, который подключен ко второму входу умножителя 18, входящего в состав блока 3.3.1 вычислителя,

первый выход блока 3.2.2 вычислителя подключен к третьему входу блока 3.2.3 вычислителя, который подключен ко второму входу сумматора 19, который входит в состав блока 3.2.3 вычислителя, и первому входу блока 5.2.1 деления, второй выход блока 3.2.2 вычислителя подключен к первому входу блока 3.3.2 вычислителя, который подключен ко второму входу умножителя 18, входящего в состав блока 3.3.2 вычислителя,

первый выход блока 3.2.3 вычислителя подключен к первому входу блока 5.1.2 деления, второй выход блока 3.2.3 подключен к первому входу блока 3.3.3 вычислителя, который подключен ко второму входу умножителя 18, входящего в состав блока 3.3.3 вычислителя,

первый выход блока 3.3.1 вычислителя подключен к третьему входу блока 3.3.2 вычислителя, который подключен ко второму входу сумматора 19, входящего в состав блока 3.3.2 вычислителя, второй выход блока 3.3.1 подключен к информационному входу 33.1 второго блока 9 памяти, который подключен к первому входу элементов 32.1.1, 32.2.1, 32.3.1 памяти, входящих в состав второго блока 9 памяти,

первый выход блока 3.3.2 вычислителя подключен к третьему входу блока 3.3.3 вычислителя, который подключен ко второму входу сумматора 19, входящего в состав блока 3.3.3 вычислителя, второй выход блока 3.3.2 подключен к информационному входу 33.2 второго блока 9 памяти, который подключен к первому входу элементов 32.1.2, 32.2.2, 32.3.2 памяти, входящих в состав второго блока 9 памяти,

первый выход блока 3.3.3 вычислителя подключен ко второму входу блока 5.1.1 деления и ко второму входу блока 5.1.2 деления, второй выход блока 3.3.3 вычислителя подключен к информационному входу 33.3. второго блока 9 памяти, который подключен к первому входу элементов 32.1.3, 32.2.3, 32.3.3 памяти, входящих в состав второго блока 9 памяти,

первый выход блока 4.1.1 элементов И подключен к первому входу блока 3.2.1 вычислителя,

первый выход блока 4.1.2 элементов И подключен к первому входу блока 3.3.2 вычислителя,

первый выход блока 4.2.1 элементов И подключен к первому входу блока 3.2.1 вычислителя,

первый выход блока 5.1.1 деления подключен к первому входу блока 4.1.1 элементов И,

первый выход блока 5.1.2 деления подключен к первому входу блока 4.1.2 элементов И,

первый выход блока 5.2.1 деления подключен к первому входу блока 4.2.1 элементов И,

первый выход первого блока 6 памяти является информационным выходом 30.1 первого блока 6 памяти и подключен ко вторым входам блоков 3.1.1, 3.1.2, 3.1.3 вычислителя, которые подключены к первому входу первого сумматора-накопителя 17, входящего в состав блоков вычислителя 3.1.1, 3.1.2, 3.1.3, второй выход первого блока 6 памяти является информационным выходом 30.2 первого блока 6 памяти и подключен ко вторым входам блока 3.2.1 вычислителя, блока 3.2.2 вычислителя и блока 3.2.3 вычислителя, которые подключены к первому входу первого сумматора-накопителя 17, входящего в состав блоков вычислителя 3.2.1, 3.2.2, 3.2.3, третий выход первого блока 6 памяти является информационным выходом 30.3 первого блока 6 памяти и подключен ко вторым входам блока 3.3.1 вычислителя, блока 3.3.2 вычислителя и блока 3.3.3 вычислителя, которые подключены к первому входу первого сумматора-накопителя 17, входящего в состав блоков вычислителя 3.3.1, 3.3.2, 3.3.3,

первый выход первого разряда двухразрядного регистра 7 сдвига подключен ко второму входу блока 4.2.1 элементов И,

первый выход второго разряда двухразрядного регистра 7 сдвига подключен ко второму входу блока 4.1.1 элементов И и второму входу блока 4.1.2 элементов И,

первый выход операционного блока 8.1.1 подключен к первому входу операционного блока 8.2.1, который подключен к первому входу регистра 47 второго сомножителя, входящего в состав операционного блока 8.2.1,

первый выход операционного блока 8.1.2 подключен к информационному входу 33.3 второго блока 9 памяти, который подключен к первому входу элементов 32.1.3, 32.2.3, 32.3.3 памяти, входящих в состав второго блока 9 памяти, второй выход операционного блока 8.1.2 подключен к первому входу операционного блока 8.2.2, который подключен к первому входу регистра 47 второго сомножителя, входящего в состав операционного блока 8.2.2,

первый выход операционного блока 8.2.1 подключен ко второму входу операционного блока 8.1.2, который подключен к первому входу входного 44 регистра и второму входу блока 45 деления, входящих в состав операционного блока 8.1.2, второй выход операционного блока 8.2.1 подключен к первому входу элемента 10.1 задержки,

первый выход операционного блока 8.2.2 подключен к информационному входу 33.2 второго блока 9 памяти, который подключен к первому входу элементов 32.1.2, 32.2.2, 32.3.2 памяти, входящих в состав второго блока 9 памяти,

первый выход второго блока 9 памяти является информационным выходом 38.1 второго блока 9 памяти и выводит элементы первого собственного вектора ортогонального базиса матрицы А вида (1), а также подключен к дополнительному информационному входу 28 первого блока 6 памяти, который подключен к первым входам блоков 20.1-20.3 формирования коэффициентов СЛУ в составе первого блока 6 памяти, и второму входу операционного блока 8.1.1, который подключен к первому входу входного 44 регистра и второму входу блока 45 деления, входящих в состав операционного блока 8.1.1,

второй выход второго блока 9 памяти является информационным выходом 38.2 второго блока 9 памяти и выводит элементы второго собственного вектора ортогонального базиса матрицы А вида (1), а также подключен к третьему входу операционного блока 8.2.1, который подключен к первому входу регистра 51 первого сомножителя и второму входу вычитателя 49, входящих в состав операционного блока 8.2.1,

третий выход второго блока 9 памяти является информационным выходом 38.3 второго блока 9 памяти и выводит элементы третьего собственного вектора ортогонального базиса матрицы А вида (1),

первый выход элемента 10.1 задержки подключен к третьему входу операционного блока 8.2.2, который подключен к первому входу регистра 51 первого сомножителя и второму входу вычитателя 49, входящих в состав операционного блока 8.2.2,

выход 63 блока 11 синхронизации подключен к управляющему входу 46 операционного блока 8.1.1; выход 64 блока 11 синхронизации подключен к управляющему входу 54 операционного блока 8.2.1; выход 65 блока 11 синхронизации подключен к входу 46 операционного блока 8.1.2; выход 66 блока 11 синхронизации подключен к входу 54 операционного блока 8.2.2; выход 67 блока 11 синхронизации подключен к управляющим входам 53 операционных блоков 8.2.1, 8.2.2, к управляющим входам 52 операционных блоков 8.2.1, 8.2.2, к синхровходам 57 и 58 блока 10.1 задержки; выход 68 блока 11 синхронизации подключен к первому (тактовому) входу двухразрядного регистра 7 сдвига; выход 69 блока 11 синхронизации подключен к управляющей шине 29.1 первого блока 6 памяти, подключенной ко вторым входам элементов 21.1.1-21.1.3 памяти в составе первого блока 6 памяти, и к первому выходу ГФПТ 1, который подключен к второму входу блока 2 СФКСМ, подключенному к входам 2 управления считыванием блоков 16.1.1-16.1.3 ОЗУ; выход 70 блока 11 синхронизации подключен к управляющей шине 29.2 первого блока 6 памяти, подключенной ко вторым входам элементов 21.2.1-21.2.3 памяти в составе первого блока 6 памяти, и к первому выходу ГФПТ 1, который подключен к второму входу блока 2 СФКСМ, подключенному к входам 2 управления считыванием блоков 16.2.1-16.2.3 ОЗУ; выход 71 блока 11 синхронизации подключен к управляющей шине 29.3 первого блока 6 памяти, подключенной ко вторым входам элементов 21.3.1-21.3.3 памяти в составе первого блока 6 памяти, и к первому выходу ГФПТ 1, который подключен к второму входу блока 2 СФКСМ, подключенному к входам 2 управления считыванием блоков 16.3.1-16.3.3 ОЗУ; выход 72 блока 11 синхронизации подключен к управляющей шине 35.1 блока 11 памяти, подключенной ко вторым входам элементов 32.1.1-32.1.3 памяти в составе второго блока 9 памяти; выход 73 блока 11 синхронизации подключен к управляющей шине 36.1 второго блока 9 памяти, подключенной ко вторым входам элементов 32.2.1-32.2.2 памяти в составе второго блока 9 памяти; выход 74 блока 11 синхронизации подключен к шине 36.2 второго блока 9 памяти, подключенной ко второму входу элемента 32.2.3 памяти в составе второго блока 9 памяти; выход 75 блока 11 синхронизации подключен к шине 37.1 второго блока 9 памяти, подключенной ко второму входу элемента 32.3.1 памяти в составе второго блока 9 памяти; выход 76 блока 11 синхронизации подключен к шине 37.2 второго блока 9 памяти, подключенной ко вторым входам элементов памяти 32.3.2-32.3.3 памяти в составе второго блока 9 памяти; выходы 77-80 блока 11 синхронизации подключены к управляющим входам блока 20.1, входящего в состав первого блока 6 памяти; выходы 81-84 блока 11 синхронизации подключены к управляющим входам блока 20.2, входящего в состав первого блока 6 памяти; выходы 85-88 блока 11 синхронизации подключены к управляющим входам блока 20.3, входящего в состав первого блока 6 памяти; выходы 89-92 блока 11 синхронизации подключены к управляющим входам блока 20.4, входящего в состав второго блока 9 памяти; выходы 93-96 блока 11 синхронизации подключены к управляющим входам блока 20.5, входящего в состав второго блока 9 памяти; выходы 97-100 блока 11 синхронизации подключены к управляющим входам блока 20.6, входящего в состав второго блока 9 памяти; выходы 101-109 блока 11 синхронизации подключен к управляющим входам 27 считывания элементов 21 памяти, входящих в состав первого блока 6 памяти; выходы 110-118 блока 11 синхронизации подключены к управляющим входам 34 считывания элементов 32.1.1-32.1.3, 30.2.1-32.2.3, 32.3.1-32.3.3 памяти, входящих в состав второго блока 9 памяти; выход 119 блока 11 синхронизации подключен к первому (тактовому) входу трехразрядного трехразрядного регистра 12 сдвига,

первый выход первого разряда трехразрядного регистра 12 сдвига подключен к входам 34 управления считыванием элементов памяти 32.1.1, 32.2.1, 32.3.1 второго блока 9 памяти,

первый выход второго разряда трехразрядного регистра 12 сдвига подключен к входам 34 управления считыванием элементов памяти 32.1.2, 32.2.2, 32.3.2 второго блока 9 памяти,

первый выход третьего разряда трехразрядного регистра 12 сдвига подключен к входам 34 управления считыванием элементов памяти 32.1.3, 32.2.3, 32.3.3 второго блока 9 памяти, второй выход третьего разряда трехразрядного регистра 12 сдвига подключен к первому входу микроконтроллера 13,

первый выход микроконтроллера 13 подключен к первому входу генератора 14 ПСЧ, второй выход микроконтроллера 13 подключен ко второму входу блока 15 накопителя, к первым входам управления записью блоков 16.1.1-16.1.3, 16.2.1-16.2.3, 16.3.1-16.3.3 ОЗУ и первому входу блока 11 синхронизации, третий выход микроконтроллера 13 подключен к первому входу блока 15 накопителя,

первый выход генератора 14 ПСЧ подключен к третьему входу блока 15 накопителя, первый выход блока 15 накопителя подключен к третьему информационному входу блока 16.1.1 ОЗУ, второй выход блока 15 накопителя подключен к третьему (информационному) входу блоков 16.1.2 и 16.2.1 ОЗУ, третий выход блока 15 накопителя подключен к третьему (информационному) входу блоков 16.1.3 и 16.3.1 ОЗУ, четвертый выход блока 15 накопителя подключен к третьему (информационному) входу блока 16.2.2 ОЗУ, пятый выход блока 15 накопителя подключен к третьему (информационному) входу блоков 16.2.3 и 16.3.2 ОЗУ, шестой выход блока 15 накопителя подключен к третьему (информационному) входу блока 16.3.3 ОЗУ,

первый выход блока 16.1.1 ОЗУ подключен по общей для блоков 16.1.1, 16.2.1, 16.3.1 ОЗУ N-разрядной шине (N-разрядность псевдослучайных коэффициентов симметрической матрицы) к информационному входу 22.1 первого блока 6 памяти, который подключен к первым входам элементов памяти 21.1.1, 21.2.1, 21.3.1, входящим в состав первого блока 6 памяти,

первый выход блока 16.1.2 ОЗУ подключен по общей для блоков 16.1.2, 16.2.2, 16.3.2 ОЗУ N-разрядной шине к информационному входу 22.2 первого блока 6 памяти, который подключен к первым входам элементов памяти 21.1.2, 21.2.2, 21.3.2, входящим в состав первого блока 6 памяти,

первый выход блока 16.1.3 ОЗУ подключен по общей для блоков 16.1.3, 16.2.3, 16.3.3 ОЗУ N-разрядной шине к информационному входу 22.3 первого блока 6 памяти, который подключен к первым входам элементов памяти 21.1.3, 21.2.3, 21.3.3, входящим в состав первого блока 6 памяти,

первый выход блока 16.2.1 ОЗУ подключен по общей для блоков 16.1.1, 16.2.1, 16.3.1 ОЗУ N-разрядной шине к информационному входу 22.1 первого блока 6 памяти, который подключен к первым входам элементов памяти 21.1.1, 21.2.1, 21.3.1, входящим в состав первого блока 6 памяти,

первый выход блока 16.2.2 ОЗУ подключен по общей для блоков 16.1.2, 16.2.2, 16.3.2 ОЗУ N-разрядной шине к информационному входу 22.2 первого блока 6 памяти, который подключен к первым входам элементов памяти 21.1.2, 21.2.2, 21.3.2, входящим в состав первого блока 6 памяти,

первый выход блока 16.2.3 ОЗУ подключен по общей для блоков 16.1.3, 16.2.3, 16.3.3 ОЗУ N-разрядной шине к информационному входу 22.3 первого блока 6 памяти, который подключен к первым входам элементов памяти 21.1.3, 21.2.3, 21.3.3, входящим в состав первого блока 6 памяти,

первый выход блока 16.3.1 ОЗУ подключен по общей для блоков 16.1.1, 16.2.1, 16.3.1 ОЗУ N-разрядной шине к информационному входу 22.1 первого блока 6 памяти, который подключен к первым входам элементов памяти 21.1.1, 21.2.1, 21.3.1, входящим в состав первого блока 6 памяти,

первый выход блока 16.3.2 ОЗУ подключен по общей для блоков 16.1.2, 16.2.2, 16.3.2 ОЗУ N-разрядной шине к информационному входу 22.2 первого блока 6 памяти, который подключен к первым входам элементов памяти 21.1.2, 21.2.2, 21.3.2, входящим в состав первого блока 6 памяти,

первый выход блока 16.3.3 ОЗУ подключен по общей для блоков 16.1.3, 16.2.3, 16.3.3 ОЗУ N-разрядной шине к информационному входу 22.3 первого блока 6 памяти, который подключен к первым входам элементов памяти 21.1.3, 21.2.3, 21.3.3, входящим в состав первого блока 6 памяти,

первый выход первого сумматора - накопителя 17 подключен к первому входу умножителя 18,

первый выход умножителя 18 подключен к первому входу сумматора 19,

первый выход сумматора 19 в случае, если сумматор 19 входит в состав блока 3.1.1 вычислителя, подключен к третьему входу блока 3.1.2 вычислителя, подключенному ко второму входу сумматора 19 в составе блока 3.1.2 вычислителя; в случае, если сумматор 19 входит в состав блока 3.1.2 вычислителя, первый выход сумматора 19 подключен к третьему входу блока 3.1.3 вычислителя, подключенному ко второму входу сумматора 19 в составе блока 3.1.3 вычислителя; в случае, если сумматор 19 входит в состав блока 3.1.3 вычислителя, первый выход сумматора 19 подключен к первому входу блока 5.1.1 деления; в случае, если сумматор 19 входит в состав блока 3.2.1 вычислителя, первый выход сумматора 19 подключен к третьему входу блока 3.2.2 вычислителя, подключенному ко второму входу сумматора 19 в составе блока 3.2.2 вычислителя; в случае, если сумматор 19 входит в состав блока 3.2.2 вычислителя, первый выход сумматора 19 подключен к первому входу блока 5.2.1 деления и к третьему входу блока 3.2.3 вычислителя, подключенному ко второму входу сумматора 19 в составе блока 3.2.3 вычислителя; в случае, если сумматор 19 входит в состав блока 3.2.3 вычислителя, первый выход сумматора 19 подключен к первому входу блока 5.1.2 деления; в случае, если сумматор 19 входит в состав блока 3.3.1 вычислителя, первый выход сумматора 19 подключен к третьему входу блока 3.3.2 вычислителя, подключенному ко второму входу сумматора 19 в составе блока 3.3.2 вычислителя; в случае, если сумматор 19 входит в состав блока 3.3.2 вычислителя, первый выход сумматора 19 подключен к третьему входу блока 3.3.3 вычислителя, подключенному ко второму входу сумматора 19 в составе блока 3.3.3 вычислителя; в случае, если сумматор 19 входит в состав блока 3.3.3 вычислителя, первый выход сумматора 19 подключен ко второму входу блока 5.1.1 деления и второму входу блока 5.1.2 деления,

первый выход блока 20.1 формирования коэффициентов системы линейных уравнений (СЛУ) подключен к информационному выходу 30.1 первого блока 6 памяти, подключенному ко вторым входам блоков 3.1.1, 3.1.2, 3.1.3 вычислителя, которые подключены к первому входу первого сумматора-накопителя 17 в составе блоков 3.1.1, 3.1.2, 3.1.3 вычислителя,

первый выход блока 20.2 формирования коэффициентов СЛУ подключен к информационному выходу 30.2 первого блока 6 памяти, подключенному ко вторым входам блоков 3.2.1, 3.2.2, 3.2.3 вычислителя, которые подключены к первому входу первого сумматора - накопителя 17 в составе блоков 3.2.1, 3.2.2, 3.2.3 вычислителя,

первый выход блока 20.3 формирования коэффициентов СЛУ подключен к информационному выходу 30.3 первого блока 6 памяти, подключенному ко вторым входам блоков 3.3.1, 3.3.2, 3.3.3 вычислителя, которые подключены к первому входу первого сумматора - накопителя 17 в составе блоков 3.3.1, 3.3.2, 3.3.3 вычислителя,

первый выход блока 20.4 формирования коэффициентов СЛУ подключен к информационному выходу 38.1 второго блока 9 памяти, который подключен к второму выходу ГФПТ 1 и выводит элементы первого собственного вектора ортогонального базиса матрицы А вида (1), а также подключен к дополнительному информационному входу 28 первого блока 6 памяти, который подключен к первым входам блоков 20.1-20.3 формирования коэффициентов СЛУ в составе первого блока 6 памяти, и второму входу операционного блока 8.1.1, который подключен к первому входу входного 44 регистра и второму входу блока 45 деления, входящих в состав операционного блока 8.1.1,

первый выход блока 20.5 формирования коэффициентов СЛУ подключен к информационному выходу 38.2 второго блока 9 памяти, который подключен к третьему выходу ГФПТ 1 и выводит элементы второго собственного вектора ортогонального базиса матрицы А вида (1), а также подключен к третьему входу операционного блока 8.2.1, который подключен к первому входу регистра 51 первого сомножителя и второму входу вычитателя 49, входящих в состав операционного блока 8.2.1,

первый выход блока 20.6 формирования коэффициентов СЛУ подключен к информационному выходу 38.3 второго блока 9 памяти, который подключен к четвертому выходу ГФПТ 1 и выводит элементы третьего собственного вектора ортогонального базиса матрицы А вида (1),

первые выходы элементов 21.1.1-21.1.3 памяти подключены к информационным выходам 31 элементов памяти, каждый из которых подключен к первому входу блока 20.1 формирования коэффициентов СЛУ,

первые выходы элементов 21.2.1-21.2.3 памяти подключены к информационным выходам 31 элементов памяти, каждый из которых подключен к первому входу блока 20.2 формирования коэффициентов СЛУ,

первые выходы элементов 21.3.1-21.3.3 памяти подключены к информационным выходам 31 элементов памяти, каждый из которых подключен к первому входу блока 20.3 формирования коэффициентов СЛУ,

первые выходы элементов 32.1.1-32.1.3 памяти подключены к информационным выходам 39 элементов памяти, каждый из которых подключен к первому входу блока 20.4 формирования коэффициентов СЛУ,

первые выходы элементов 32.2.1-32.2.3 памяти подключены к информационным выходам 39 элементов памяти, каждый из которых подключен к первому входу блока 20.5 формирования коэффициентов СЛУ,

первые выходы элементов 32.3.1-32.3.3 памяти подключены к информационным выходам 39 элементов памяти, каждый из которых подключен к первому входу блока 20.6 формирования коэффициентов СЛУ,

первый выход регистра 40 памяти подключен к первому входу умножителя 41,

первый выход умножителя 41 подключен к первому входу управляемого инвертора 42,

первый выход управляемого инвертора 42 подключен к первому входу второго сумматора-накопителя 43,

первый выход второго сумматора-накопителя 43, в том случае, если сумматор-накопитель 43 входит в состав блоков 20.1-20.3 формирования коэффициентов СЛУ, подключен соответственно к информационным выходам 30.1-30.3 первого блока 6 памяти; в том случае, если сумматор-накопитель 43 входит в состав блоков 20.4-20.6 формирования коэффициентов СЛУ, первый выход второго сумматора-накопителя 43 подключен соответственно к информационным выходам 38.1-38.3 второго блока 9 памяти,

первый выход входного 44 регистра подключен к первому входу блока 45 деления,

первый выход блока 45 деления в том случае, если блок 45 деления входит в состав операционного блока 8.1.1, подключен к первому входу операционного блока 8.2.1, который подключен к первому входу регистра 47 второго сомножителя в состав е операционного блока 8.2.1; в случае, если блок 45 деления входит в состав операционного блока 8.1.2, первый выход блока 45 деления подключен к первому входу операционного блока 8.2.2, который подключен к первому входу регистра 47 второго сомножителя в составе операционного блока 8.2.2, и к информационному входу 33.3 второго блока 9 памяти, который подключен к первым выходам элементов 32.1.3, 32.2.3, 32.3.3 памяти второго блока 9 памяти,

первый выход регистра 47 второго сомножителя подключен к первому входу умножителя 50 и, в случае, если регистр 47 сдвига входит в состав операционного блока 8.2.1, подключен к первому входу элемента 10.1 задержки, который подключен к первому входу регистра 56 в составе элемента 10.1 задержки,

первый выход выходного 48 регистра в том случае, если он входит в состав операционного блока 8.2.1, подключен ко второму входу операционного блока 8.1.2, который подключен ко второму входу блока 45 деления и первому входу входного 44 регистра в составе операционного блока 8.1.2; в том случае, если выходной 48 регистр входит в состав операционного блока 8.2.2, первый выход выходного 48 регистра подключен к информационному входу 33.2, который подключен к первым выходам элементов 32.1.2, 32.2.2, 32.3.2 памяти второго блока 9 памяти,

первый выход вычитателя 49 подключен к первому входу выходного 48 регистра,

первый выход умножителя 50 подключен к первому входу вычитателя 49, первый выход регистра 51 первого сомножителя подключен ко второму входу умножителя 50,

первый выход регистра 55 подключен к третьему входу операционного блока 8.2.2, который подключен к первому входу регистра 51 первого сомножителя и второму входу вычитателя 49 в составе операционного блока 8.2.2,

первый выход регистра 56 подключен к первому входу регистра 55, первый выход генератора 59 синхроимпульсов подключен к первому входу элемента 60 И,

первый выход элемента 60 И подключен к первому входу счетчика 61 тактов,

выходы 1…N счетчика 61 тактов подключены к входам 1…N блока 62 памяти микрокоманд,

выход 63 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к управляющему входу 46 операционного блока 8.1.1; выход 64 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к управляющему входу 54 операционного блока 8.2.1; выход 65 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к входу 46 операционного блока 8.1.2; выход 66 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к входу 54 операционного блока 8.2.2; выход 67 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к управляющим входам 53 операционных блоков 8.2.1, 8.2.2, к управляющим входам 52 операционных блоков 8.2.1, 8.2.2, к синхровходам 57 и 58 блока 10.1 задержки; выход 68 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к первому (тактовому) входу двухразрядного регистра 7 сдвига; выход 69 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к управляющей шине 29.1 первого блока 6 памяти, подключенной ко вторым входам элементов 21.1.1-21.1.3 памяти в составе первого блока 6 памяти, и к первому выходу ГФПТ 1, который подключен к второму входу блока 2 СФКСМ, подключенному к входам 2 управления считыванием блоков 16.1.1-16.1.3 ОЗУ; выход 70 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к управляющей шине 29.2 первого блока 6 памяти, подключенной ко вторым входам элементов 21.2.1-21.2.3 памяти в составе первого блока 6 памяти, и к первому выходу ГФПТ 1, который подключен к второму входу блока 2 СФКСМ, подключенному к входам 2 управления считыванием блоков 16.2.1-16.2.3 ОЗУ; выход 71 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к управляющей шине 29.3 первого блока 6 памяти, подключенной ко вторым входам элементов 21.3.1-21.3.3 памяти в составе первого блока 6 памяти, и к первому выходу ГФПТ 1, который подключен к второму входу блока 2 СФКСМ, подключенному к входам 2 управления считыванием блоков 16.3.1-16.3.3 ОЗУ; выход 72 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к управляющей шине 35.1 второго блока 9 памяти, подключенной ко вторым входам элементов 32.1.1-32.1.3 памяти в составе второго блока 9 памяти; выход 73 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к управляющей шине 36.1 второго блока 9 памяти, подключенной ко вторым входам элементов 32.2.1-32.2.2 памяти в составе второго блока 9 памяти; выход 74 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к шине 36.2 блока 9памяти, подключенной ко второму входу элемента 32.2.3 памяти в составе второго блока 9 памяти; выход 75 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к шине 37.1 второго блока 9 памяти, подключенной ко второму входу элемента 32.3.1 памяти в составе второго блока 9 памяти; выход 76 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к шине 37.2 второго блока 9 памяти, подключенной ко вторым входам элементов 32.3.2-32.3.3 памяти в составе второго блока 9 памяти; выходы 77-80 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключены к управляющим входам блока 20.1, входящего в состав первого блока 6 памяти; выходы 81-84 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключены к управляющим входам блока 20.2, входящего в состав первого блока 6 памяти; выходы 85-88 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключены к управляющим входам блока 20.3, входящего в состав первого блока 6 памяти; выходы 89-92 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключены к управляющим входам блока 20.4, входящего в состав второго блока 9 памяти; выходы 93-96 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключены к управляющим входам блока 20.5, входящего в состав второго блока 9 памяти; выходы 97-100 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключены к управляющим входам блока 20.6, входящего в состав второго блока 9 памяти; выходы 101-109 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключены к управляющим входам 27 считывания элементов 21.1.1-21.1.3, 21.2.1-21.2.3, 21.3.1-21.3.3 памяти, входящих в состав первого блока 6 памяти; выходы 110-118 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключены к управляющим входам 34 считывания элементов 32.1.1-32.1.3, 32.2.1-32.2.3, 32.3.1-32.3.3 памяти, входящих в состав второго блока 9 памяти; выход 119 блока 62 памяти микрокоманд в составе блока 11 синхронизации подключен к первому (тактовому) входу трехразрядного трехразрядного регистра 12 сдвига.

В генераторе функций Попенко-Турко убрана обратная связь в трехразрядном регистре 12, который обеспечивает вывод из второго блока 9 памяти дискретных базисных функций (ортогонального базиса матрицы вида (1)) S₁(t), S₂(t), S₃(t), для предотвращения цикличности вывода элементов S₁(t), S₂(t), S₃(t).

Краткое писание чертежей

На фиг. 1 представлена схема генератора стохастических ортогональных кодов.

На фиг. 2 представлена функциональная схема генератора 1 функций Попенко-Турко.

На фиг. 3 представлена функциональная схема блока 2 стохастического формирования коэффициентов симметрической матрицы.

На фиг. 4 представлена функциональная схема вычислителя 3.i.j (i=1, 2, 3; j=1, 2, 3).

На фиг. 5 представлена функциональная схема первого блока 6 памяти.

На фиг. 6 представлена функциональная схема второго блока 9 памяти.

На фиг. 7 представлена функциональная схема блока 20.i (i=1, 2, 3, 4, 5, 6) формирования коэффициентов системы линейных уравнений.

На фиг. 8 представлена функциональная схема операционного блока 8.1.j (j=1, 2).

На фиг. 9 представлена функциональная схема операционного блока 8.2.j (j=1, 2).

На фиг. 10 представлена функциональная схема элемента 10.1 задержки.

На фиг. 11 представлена функциональная схема блока 11 синхронизации.

На фиг. 12-13 представлены временные диаграммы выходов блоков заявляемого генератора стохастических ортогональных сигналов.

На фиг. 14 представлена иллюстрация процесса формирования симметрической матрицы. Описание обозначений приводится в осуществлении изобретения.

Осуществление изобретения

Процедуру задания начальных псевдослучайных значений коэффициентов симметрической положительно определенной действительной матрицы для работы ГФПТ 1 осуществляют микроконтроллер 13, генератор 14 псевдослучайных чисел (ПСЧ), блок 15 накопителя и блоки 16.1.1-16.1.3, 16.2.1-16.2.3, 16.3.1-16.3.3 N-