Трехканальная резервированная управляющая система с-01

Трехканальная резервированная управляющая система с-01

Иллюстрации

Показать все

Реферат

Изобретение относится к области вычислительной техники и может использоваться при построении высоконадежных вычислительных управляющих систем, предназначенных для приема информации от абонентов, обработку принятой информации и выдачу результирующей информации абоненту.

Известна компьютерная система [1], исправляющая одиночную ошибку, которая содержит первый системный модуль с первым процессором, с шиной первого процессора и первой шиной I/O (входа/выхода), второй системный модуль со вторым процессором, с шиной второго процессора и второй шиной I/O, третий системный модуль с третьим процессором, с шиной третьего процессора и третьей шиной I/O, причем первый модуль системы включает первую память, первый процессор, первый блок управления I/O, первый мост, сравнивающий данные первой процессорной шины с данными второй и третьей процессорными шинами, причем первый выход первого модуля соединен с первыми входами второго и третьего модуля, первый выход которого соединен с первым входом первого модуля и вторым входом второго модуля, первый выход которого соединен со вторыми входами первого и третьего модуля, причем в каждом модуле память соединена с процессором, процессор соединен с мостом, мост соединен с блоком управления I/O, выход которого является вторым выходом модуля, причем второй модуль системы включает вторую память, второй процессор, второй блок управления I/O, второй мост, сравнивающий данные второй процессорной шины с данными первой и третьей процессорными шинами, причем третий модуль системы включает третью память, третий процессор, третий блок управления I/O, третий мост, сравнивающий данные третьей процессорной шины с данными первой и второй процессорными шинами.

Данная система не обеспечивает мажорирование двунаправленных линий и не может работать с мультиплексным каналом.

Известна трехканальная резервированная управляющая система [2], исправляющая одиночную ошибку, которая содержит первый системный модуль А, второй системный модуль В, третий системный модуль С, причем каждый модуль А, В, С включает процессор, с шиной процессора P-bus, ОЗУ, ПЗУ, группу мажоритарных элементов, генератор, первую группу, вторую группу, третью группу мажоритарных устройств, контроллер функциональных узлов, первое, второе, третье, четвертое приемо-передающие устройства, первый и второй контроллеры мультиплексного канала обмена, периферийный контроллер, буферное ОЗУ, шину Q-bus и шину L-bus, первая двунаправленная группа входов-выходов которой соединена с двунаправленной группой входов-выходов первого контроллера мультиплексного канала обмена, первый и второй входы которого соединены с выходами первого и второго приемо-передающего устройства, группы входов-выходов которых являются первый и второй группами входов-выходов системы соответственно, третья и четвертая группы входов-выходов которой являются группами входов-выходов третьего и четвертого приемо-передающих устройств, выходы которых соединены с первым и вторым входами второго контроллера мультиплексного канала обмена, группа входов-выходов которого является второй группой входов-выходов шины L-bus, причем первая группа выходов модуля А состоит из первых групп выходов второй и третьей групп мажоритарных устройств и соединена с первыми группами входов второй и третьей групп мажоритарных устройств модулей В и С, первая группа выходов модуля В состоит из первых групп выходов второй и третьей групп мажоритарных устройств модуля В и соединена с первыми группами входов второй и третьей групп мажоритарных устройств модуля А и со вторыми группами входов второй и третьей групп мажоритарных устройств модуля С, первая группа выходов модуля С состоит из первых групп выходов второй и третьей групп мажоритарных устройств модуля С и соединена со вторыми группами входов второй и третьей групп мажоритарных устройств модулей А и В, причем вторая группа выходов второй группы мажоритарных устройств соединена с первой группой входов периферийного контроллера, первая группа входов-выходов которого соединена с первой группой входов-выходов третьей группы мажоритарных устройств, вторая группа входов-выходов которых соединена с первой группой входов-выходов шины Q-bus, вторая группа входов-выходов которой соединена с первой группой входов-выходов контроллера функциональных узлов, вторая группа входов-выходов которого соединена с группами входов-выходов ОЗУ, ПЗУ и первой группой входов-выходов первой группы мажоритарных устройств, вторая группа входов-выходов которых является шиной P-bus и соединена с группой входов-выходов процессора, группа выходов которого соединена с первой группой входов группы мажоритарных элементов, первая группа выходов которых соединена с группой входов процессора, вход которого соединен с выходом генератора, со входами первой, второй и третьей группами мажоритарных устройств, первого и второго контроллеров мультиплексного канала обмена, периферийного контроллера и контроллера функциональных узлов, первая и вторая группы выходов соединены с группами входов ОЗУ и ПЗУ соответственно, третья группа входов-выходов шины L-bus соединена со второй группой входов-выходов периферийного контроллера, вторая группа входов которого соединена со второй группой выходов третьей группы мажоритарных устройств, третья группа входов которых соединена с первой группой входов системы, вторая группа входов которой соединена с первой группой входов первой группы мажоритарных устройств, вторая группа входов которых соединена с третьей группой выходов контроллера функциональных узлов, четвертая группа выходов которого соединена с первой группой входов шины Q-bus, первая группа выходов которой соединена с первой группой входов контроллера функциональных узлов.

Данная система не обеспечивает прием и обработку внешних импульсных и потенциальных сигналов и отсчет временных интервалов.

Описанное устройство как наиболее близкое к предполагаемому принято за прототип.

Задачей изобретения является обеспечение:

• программного доступа к регистрам функциональных узлов (т.е. поддержки обменов на шине Q-bus);

• выдачи запросов на прерывание программы по событиям в функциональных узлах и управления этой выдачей;

• конфигурирования функционального узла таймеров синхронизации (в составе трех ТмрСн), в т.ч. для выбора источника тактовой частоты;

• отсчета времени на таймерах синхронизации;

• приема и обработки 16 внешних импульсных сигналов или

приема и обработки 7 внешних импульсных сигналов и регистрации сигналов одноканальных сбоев по 9 входным каналам;

• приема и обработки 16 внешних потенциальных сигналов;

• управления выдачей потенциальных сигналов (релейных команд) программируемой длительности;

• управления выдачей в параллельном коде потенциальных сигналов программно-формируемого 8-битового кода программной телеметрии;

• управления выдачей в параллельном коде потенциальных сигналов программно-формируемого 2-битового кода "режим работы изделия".

Сущность заявляемого изобретения, возможность его осуществления и промышленного использования поясняются чертежами, представленными на фиг. 1-11, где:

• на фиг. 1 представлена функциональная схема трехканальной резервированной управляющей системы С-01;

• на фиг. 2 представлена функциональная схема узла таймеров синхронизации;

• на фиг. 3 представлена функциональная схема таймера синхронизации;

• на фиг. 4 представлена временная диаграмма операции чтения из ОЗУ;

• на фиг. 5 представлена временная диаграмма операции записи в ОЗУ;

• на фиг. 6 представлен формат регистра признаков и масок прерываний (RFM);

• на фиг. 7 представлен формат регистра управления (RC(j));

• на фиг. 8 представлено формирование сигнала «TC(j)»;

• на фиг. 9 представлен формат регистра ошибок с запоминанием (REr);

• на фиг. 10 представлена временная диаграмма опроса потенциальных прерываний;

• на фиг. 11 представлен формат регистра управления входными и выходными сигналами Roff 81.

Указанные преимущества заявляемой системы перед прототипом достигаются за счет того, что в трехканальную резервированную управляющую систему С-01, содержащую первый системный модуль А, второй системный модуль В, третий системный модуль С, причем каждый модуль А, В, С включает процессор 1, с шиной процессора P-bus 2, ОЗУ 3, ПЗУ 4, группу мажоритарных элементов 5, генератор 6, первую 7 группу, вторую 8 группу, третью 9 группу мажоритарных устройств, контроллер функциональных узлов 10, первое 11, второе 12, третье 13, четвертое 14 приемо-передающие устройства, первый 15 и второй 16 контроллеры мультиплексного канала обмена, периферийный контроллер 17, буферное ОЗУ 18, шину Q-bus 19 и шину L-bus 20, соединенную с БОЗУ 18, первая 21 двунаправленная группа входов-выходов которой соединена с двунаправленной группой входов-выходов первого 15 контроллера мультиплексного канала обмена, первый 22 и второй 23 входы которого соединены с выходами первого 11 и второго 12 приемо-передающего устройства, группы входов-выходов которых являются первой 24 и второй 25 группами входов-выходов системы соответственно, третья 26 и четвертая 27 группы входов-выходов которой являются группами входов-выходов третьего 13 и четвертого 14 приемо-передающих устройств, выходы которых соединены с первым 28 и вторым 29 входами второго 16 контроллера мультиплексного канала обмена, группа входов-выходов 30 которого является второй группой входов-выходов шины L-bus 20, причем первая 31 группа выходов модуля А состоит из первых групп выходов второй 8 и третьей 9 групп мажоритарных устройств и соединена с первыми группами входов второй 8 и третьей 9 групп мажоритарных устройств модулей В и С, первая 32 группа выходов модуля В состоит из первых групп выходов второй 8 и третьей 9 групп мажоритарных устройств модуля В и соединена с первыми группами входов второй 8 и третьей 9 групп мажоритарных устройств модуля А и со вторыми группами входов второй 8 и третьей 9 групп мажоритарных устройств модуля С, первая 33 группа выходов модуля С состоит из первых групп выходов второй 8 и третьей 9 групп мажоритарных устройств модуля С и соединена со вторыми группами входов второй 8 и третьей 9 групп мажоритарных устройств модулей А и В, причем вторая 34 группа выходов второй 8 группы мажоритарных устройств соединена с первой группой входов периферийного контроллера 17, первая 35 группа входов-выходов которого соединена с первой группой входов-выходов третьей 9 группы мажоритарных устройств, вторая 36 группа входов-выходов которых соединена с первой группой входов-выходов шины Q-bus 19, вторая 37 группа входов-выходов которой соединена с первой группой входов-выходов контроллера функциональных узлов 10, вторая 38 группа входов-выходов которого соединена с группами входов-выходов ОЗУ 3, ПЗУ 4 и первой группой входов-выходов первой 7 группы мажоритарных устройств, вторая группа входов-выходов которых является шиной 2 P-bus и соединена с группой входов-выходов процессора 1, группа выходов шины 2 Р-bus которого соединена с первой группой входов группы мажоритарных элементов 5, первая группа выходов которых соединена с группой входов шины 2 Р-bus процессора 1, вход которого соединен с выходом 39 генератора 6, со входами первой 7, второй 8 и третьей 9 группами мажоритарных устройств, первого 15 и второго 16 контроллеров мультиплексного канала обмена, периферийного контроллера 17 и контроллера функциональных узлов 10, первая 40 и вторая 41 группы выходов которого соединены с группами входов ОЗУ 3 и ПЗУ 4 соответственно, третья 42 группа входов-выходов шины L-bus соединена со второй группой входов-выходов периферийного контроллера 17, вторая группа входов которого соединена со второй 43 группой выходов третьей группы мажоритарных устройств 9, третья группа входов которых соединена с первой 44 группой входов системы, вторая 45 группа входов которой соединена с первой группой входов первой группы мажоритарных устройств 7, первая 46 группа выходов и вторая группа входов которых соединены со второй группой входов и с третьей 47 группой выходов контроллера функциональных узлов 10, четвертая 48 группа выходов которого соединена с первой группой входов шины Q-bus 19, первая 49 группа выходов которой соединена с первой группой входов контроллера функциональных узлов 10, вторая 50 группа выходов модуля А состоит из второго выхода генератора 6 и вторых групп выходов группы мажоритарных элементов 5 и первой группы мажоритарных устройств 7 и соединена с третьими группами входов модулей В и С, вторая 51 группа выходов модуля В состоит из второго выхода генератора 6 и вторых групп выходов группы мажоритарных элементов 5 и первой 7 группы мажоритарных устройств модуля В и соединена с третьей группой входов модуля А и четвертой группой входов модуля С, вторая 52 группа выходов модуля С состоит из второго выхода генератора 6 и вторых групп выходов группы мажоритарных элементов 5 и первой группы мажоритарных устройств 7 модуля С и соединена с четвертыми группами входов модулей А и С, причем третья группа входов модулей соединена с первым входом генератора 6, со второй группой входов группы мажоритарных элементов 5 и третьей группой входов первой группы мажоритарных устройств 7, четвертая группа входов модулей соединена со вторым входом генератора 6, с третьей группой входов группы мажоритарных элементов 5 и четвертой группой входов первой 7 группы мажоритарных устройств, причем в каждый модуль А, В, С дополнительно введены, узел интерфейса шины Q-bus 53, узел таймеров синхронизации 54, узел приема и обработки импульсных сигналов 55, узел приема и обработки потенциальных сигналов 56, узел регистров 57, группа входов-выходов 58 которого соединена с группами входов-выходов узла приема и обработки потенциальных сигналов 56, узла приема и обработки импульсных сигналов 55, узла интерфейса шины Gibus 53, узла таймеров синхронизации 54, первая группа входов которого соединена с первыми группами входов узла регистров 57, узла приема и обработки импульсных сигналов 55, узла приема и обработки потенциальных сигналов 56 и группой выходов 59 узла интерфейса шины Q-bus 53, группа входов-выходов 60 которого соединена с третьей группой входов-выходов шины Q-bus 19, вторая 61 группа выходов которой соединена с группой входов узла интерфейса шины Q-bus 53, вторая 62 группа выходов которого соединена со второй группой входов шины Q-bus 19, причем третья 63 группа входов системы соединена со второй группой входов узла регистров 57, группа выходов которого является первой 64 группой выходов системы, вторая 65 группа выходов которой является группой выходов узла приема и обработки потенциальных сигналов 56, вторая группа входов которого является четвертой 66 группой входов системы, пятая 67 группа входов которой является второй группой входов узла приема и обработки импульсных сигналов 55, третья группа входов которого соединена с первой 68 группой выходов узла таймеров синхронизации 54, первый выход которого соединен с первым 69 выходом системы, шестая 70 группа входов которой является второй группой входов узла таймеров синхронизации 54, третья 71 и четвертая 72 группы входов которого соединены с третьеми группами выходов модуля В и С соответственно, причем вход узла регистров 57 соединен с выходом 39 генератора 6, выход 73 узла приема и обработки импульсных сигналов 55 соединен со входом узла приема и обработки потенциальных сигналов 56, причем выход 74 контроллера функциональных узлов 10 соединен со входом узла таймеров синхронизации 54, вторая 75 группа выходов которого соединена с первой группой входов узла интерфейса шины Q-bus 53, третья 76 группа выходов узла таймеров синхронизации 54 является третьей группой выходов модуля А и соединена с третьими группами входов модулей В и С, причем третьи группы выходов модулей В и С соединены с четвертыми группами входов модулей С и В соответственно.

Узел таймеров синхронизации 54 содержит первый 77, второй 78 и третий 79 таймеры синхронизации, мультиплексор 80, регистр 81, первый 82, второй 83 и третий 84 мажоритарные элементы, элемент ИЛИ 85 и элемент И 86, выход которого соединен с первым входом элемента ИЛИ 85, выход которого является первым 69 выходом узла таймеров синхронизации 54, первая 68 группа выходов которого является группой выходов регистра 81, первый выход которого соединен с первым входом элемента И 86, второй вход которого является первым сигналом второй 70 группы входов узла таймеров синхронизации 54, которая соединена с первыми группами входов первого 77, второго 78 и третьего 79 таймеров синхронизации и первым и вторым входами мультиплексора 80, выход 87 которого является вторым выходом узла таймеров синхронизации и соединен с первыми входами таймеров синхронизации (77, 78, 79), первые выходы которых соединены с первым, вторым и третьим входами элемента ИЛИ 85, причем вторая 75 группа выходов узла таймеров синхронизации 54 соединена с первыми группами выходов первого 77 и второго 78 таймеров синхронизации, вторые выходы таймеров синхронизации (77, 78, 79) соединены с первыми входами первого 82, второго 83 и третьего 84 мажоритарных элементов и являются третьей 76 группой выходов узла таймеров синхронизации 54, группа входов-выходов 58 которого соединена с группами входов-выходов первого 77, второго 78 и третьего 79 таймеров синхронизации и регистра 81, второй выход которого соединен с третьим входом мультиплексора 80, первая 59 группа входов узла таймеров синхронизации соединена с группой входов регистра 81, со вторыми группами входов таймеров синхронизации (77, 78, 79), вторые входы которых соединены с первым 74 входом узла таймеров синхронизации 54, третья 71 и четвертая 72 группы входов которого соединены с первыми и вторыми группами входов первого 82, второго 83 и третьего 84 мажоритарных элементов, выход 88 первого 82 мажоритарного элемента соединен с третьими входами первого 77 и второго 78 таймеров синхронизации, выход 89 второго 83 мажоритарного элемента соединен с четвертым входом второго 78 таймера синхронизации и третьим входом третьего 79 таймера синхронизаци, выход 90 третьего 84 мажоритарного элемента соединен с четвертыми входами третьего 79 и первого 77 таймеров синхронизации.

Таймер синхронизации (77, 78, 79) содержит регистр управления 91, регистр управления конфигурацией 92, регистр счетчик 93, регистр фиксации 94, регистр предустановки 95, первый 96 мультиплексор, второй 97 мультиплексор, третий 98 мультиплексор, четвертый 99 мультиплексор, первый 100 элемент И, второй 101 элемент И, третий 102 элемент И, четвертый 103 элемент И, пятый 104 элемент И, шестой 105 элемент И, седьмой 106 элемент И, восьмой 107 элемент И, девятый 108 элемент И, десятый 109 элемент И, одиннадцатый 110 элемент И, двенадцатый 111 элемент И, тринадцатый 112 элемент И, четырнадцатый 113 элемент И, пятнадцатый 114 элемент И, шестнадцатый 115 элемент И, элемент ИЛИ 116, выход которого соединен с первыми входами десятого 109, одиннадцатого 110, четырнадцатого 113 и пятнадцатого 114 элементов И, выходы которых соединены с первыми входами регистра счетчика 93 младших разрядов, регистра фиксации 94 младших разрядов, регистра счетчика 93, регистра фиксации 94 соответственно, группы входов-выходов которых соединены с группами входов-выходов регистра предустановки 95 младших разрядов, регистра предустановки 95, регистра управления конфигурацией 92, регистра управления 91 и являются группой входов-выходов 58 таймера синхронизации (77, 78, 79), вторая 59 группа входов которого соединена с группами входов регистра управления 91, регистра предустановки 95 младших разрядов, регистра предустановки 95, регистра счетчика 93 младших разрядов, регистра счетчика 93, регистра фиксации 94 младших разрядов, регистра фиксации 94 и регистра управления конфигурацией 92, первый выход которого соединен с первым входом третьего 98 мультиплексора, выход которого соединен с первыми входами третьего 102 и седьмого 106 элементов И и четвертого 99 мультиплексора, выход которого соединен с первым входом восьмого 107 элемента И, выход которого соединен со вторым входом регистра счетчика 93, первый и второй выходы которого соединены со вторыми входами одиннадцатого 110 и пятнадцатого 114 элементов И, выходы которых соединены с первыми входами регистра фиксации 94 младших разрядов и регистра фиксации 94, причем первая группа выходов 75 таймера синхронизации (77, 78, 79) соединена с выходами четвертого 103, пятого 104, двенадцатого 111 и тринадцатого 112 элементов И, первые входы четвертого 103 и пятого 104 элементов И соединены между собой и с выходом первого 100 элемента И, а первые входы двенадцатого 111 и тринадцатого 112 элементов И соединены между собой и с выходом девятого 108 элемента И, первый и второй входы которого соединены с первым (QI) и вторым (MI) выходами регистра управления 91, первый (ErQI) и второй (QI) входы которого соединены со вторым входом восьмого 107 элемента И и выходом седьмого 106 элемента И, второй вход которого соединен с третьим (Off) выходом регистра управления 91, четвертый (Cyc), пятый (SI) и шестой (Push) выходы которого соединены с первыми входами шестого 105 элемента И, первого 96 мультиплексора и элемента ИЛИ 116 соответственно, второй вход которого соединен с выходом шестого 105 элемента И, второй вход которого соединен с третьим (ErQ) и четвертым (Q) входами регистра управления 91 и третьим 88 входом таймера синхронизации (77, 78, 79), первый 69 выход которого соединен с выходом шестнадцатого 115 элемента И, первый вход которого соединен с пятым (OffO) входом регистра управления 91, седьмой (ЕхР) выход которого соединен со вторым входом третьего 102 элемента И, выход которого соединен с третьим входом элемента ИЛИ 116, второй 76 выход таймера синхронизации (77, 78, 79) соединен с третьим выходом регистра счетчика 93 и вторым входом шестнадцатой 15 элемента И, причем первая 70 группа входов таймера синхронизации (77, 78, 79) соединена с первыми входами первого 96 и второго 97 мультиплексоров и вторым входом первого 96 мультиплексора, выход которого соединен со вторым входом третьего 98 мультиплексора, третий вход которого соединен с четвертым 90 входом таймера синхронизации (77, 78, 79), первый 87 и второй 74 входы которого соединены со вторым входом второго 97 мультиплексора и первым входом второго 101 элемента И, выход которого соединен со вторым входом четвертого 99 мультиплексора, третий вход которого соединен с восьмым (Tic) выходом регистра управления 91, второй выход регистра управления конфигурацией 92 соединен со вторыми входами четвертого 103 и двенадцатого 111 элементов И и инверсными входами пятого 104 и тринадцатого 112 элементов И, девятый (Q) и десятый (М) выходы регистра управления 91 соединены с первым и вторым входами первого 100 элемента И, третий выход регистра управления конфигурацией 92 соединен с третьим входом второго 97 мультиплексора, выход которого соединен со вторым входом второго 101 элемента И, выходы регистра предустановки 95 младшие разряды и регистра предустановки 95 соединены со вторыми входами десятого 109 и четырнадцатого 113 элементов И.

Трехканальная резервированная управляющая система С-01 работает следующим образом.

Предлагаемая система состоит из трех однотипных резервных каналов, которые обозначаются литерами А, В, С (фиг. 1), соединенных мажоритарными связями 31, 32, 33, 50, 51, 52. Мажоритарные элементы 5 каналов резервирования и мажоритарные устройства 7, 8, 9 работают по принципу голосования «два из трех».

В системе используются следующие интерфейсные шины для обмена информацией между функциональными устройствами (ФУ):

• шина процессора - P-bus 2;

• локальная шина устройств ввода-вывода (УВВ) - L-bus 20;

• межмодульная шина -Q-bus 19.

Шина процессора - шина P-bus - представляет собой функциональный узел параллельного интерфейса, реализованный в составе процессора.

К шине P-bus подключены: процессор 1, память 3, 4, контроллер функциональных узлов 10 (КФУ). По шине P-bus процессор 1 осуществляет программный доступ к памяти 3, 4 и к КФУ 10. По шине P-bus на процессор 1 поступают запросы на прерывания (первая группа входов).

Локальная шина УВВ - шина L-bus 20 представляет собой функциональный узел, реализованный в составе устройств ввода-вывода. К шине L-bus подключены: периферийный контроллер 17, контроллеры МКО0-15, МКО1-16 и БОЗУ 18.

Межмодульная шина - Q-bus 19 (ГОСТ Р 52070-2003) -представляет собой функциональный узел параллельного интерфейса, реализованный в составе системы.

К шине Q-bus 19 подключены процессор 1 (через КФУ10 (37) периферийный контроллер 17 (через мажоритарные устройства 9 (36) и узел интерфейса шины Q-bus 53 (60). Взаимодействие по шине Q-bus 19 обеспечивают:

• контроллер функциональных узлов 10;

• периферийный контроллер 17

• узел интерфейса шины Q-bus 53.

По шине Q-bus 19 процессор 1 осуществляет программный доступ к регистрам КФУ 10, периферийного контроллера 17, узла таймеров синхронизации 54, узла приема и обработки импульсных сигналов 55, узла приема и обработки потенциальных сигналов 56, узла регистров 57.

В состав каждого канала входит процессор 1, обеспечивающий выполнение программы, расположенной в ПЗУ 4. Часть программ может располагаться в ОЗУ3, куда они могут загружаться из ПЗУ4 или внешних интерфейсов системы. При выполнении этой программы в режиме «пользователь» процессор 1 может обращаться к части ОЗУ3, выделенной для программ пользователя. При выполнении программ в режиме «система» процессор 1 может обращаться ко всему ОЗУ3 и регистрам внешних устройств.

Процессор 1 может адресовать следующие элементы данных на шине P-bus:

• байт - 8-битовый элемент данных (наименьшая адресуемая единица);

• полуслово - 16-битовый элемент данных;

• слово - 32-битовый элемент данных.

Все выдаваемые процессором адреса 32-битовые.

Основная память ОЗУ3 и ПЗУ4, подключенная непосредственно к шине P-bus, состоит из 32-битовых ячеек, адреса которых выровнены по «словной границе» (т.е. адрес ячейки основной памяти кратен четырем). Основная память обеспечивает все типы адресации, указанные выше.

КФУ10, подключенный непосредственно к P-bus, имеет в своем составе 32-битовые регистры. КФУ10 обеспечивает только словную адресацию.

КФУ10 предоставляет процессору 1 программный доступ к регистрам КФУ 10, к памяти ОЗУ3 и ПЗУ4, к регистрам и к БОЗУ 18 всех УВВ.

КФУ 10 выдает на процессор 1 сигналы установки процессора 1 при его запуске и перезапуске, запросы на прерывания.

В формате адреса объекта на УВВ, выдаваемого процессором 1, предусмотрены:

• 12-битовое поле признака, определяющее зону адресов УВВ (зону Q-bus 19);

• 2-битовое поле номера УВВ, определяющее зону адресов УВВ.

Система обеспечивает взаимодействие с внешними абонентами по двум дублированным мультиплексным каналам информационного обмена (МКО) в соответствии с ГОСТ Р 52070-2003 и с процессором 1 по интерфейсу Q-bus 19. Электрически каждый МКО состоит из двух магистралей: основной и резервной. Обмен по каждому МКО управляется своим контроллером (КМК0 15, КМК1 16) который может быть программно установлен в режим контроллера канал (КК) или в режим оконечного устройства (ОУ). Мажорирование одноименных сигналов выполняется по принципу голосования «два из трех» (третья группа мажоритарных устройств 9).

Общее управление МКО выполняет процессор 1, обращаясь к ПК 17, контроллерам МКО (КМК0 15 и КМК1 16) и БОЗУ 18. ПК 17 является диспетчером локальной шины L-bus 20, регулирующим обращения (КМК0 15, КМК1 16 и процессора 1 к БОЗУ 18.

Каждый дублированный интерфейс МКО управляется своим КМК, который программно можно установить в режим КК или ОУ. В любом режиме КМК обеспечивает полный перечень форматов и команд ГОСТ Р 52070-2003, а также контроль достоверности информационных слов, принятых из МКО.

В режиме ОУ выполняется проверка принятых командных слов на допустимость. Допустимость той или другой команды задается программно. Адрес ОУ также задается программно.

БОЗУ 18 объемом 32К×16 разделено на восемь равных зон (страниц). В любом режиме КМК работает с одной страницей, которая назначается программно. Процессор 1 имеет доступ ко всему объему БОЗУ 18, который можно совмещать с обменами обоих КМК 15, 16 по МКО. БОЗУ 18 содержит управляющую и контрольную информацию по каждому обмену, а также буфера принятых и передаваемых данных. В режиме ОУ адрес буфера определяется подадресом из принятого командного слова.

ПП устройства 11, 12, 13, 14 осуществляют электрофизическое сопряжение каналов резервирования с магистралями МКО. В МКО активным является передатчик только одного канала резервирования, другие блокируются. Выбор активного канала резервирования программируется. Прием из МКО выполняется во всех каналах резервирования.

Каждый канал резервирования имеет два узла мажоритарных устройств (вторая 8 и третья 9 группы мажоритарных устройств). В одном узле мажоритарные сигналы шины Q-bus 19 (третья 9 группа мажоритарных устройств), в другом (вторая 8 группа мажоритарных устройств) -последовательные коды, выдаваемые на передатчик и поступающие от приемника ПП.

Информационное взаимодействие между процессором 1, ОЗУ3, ПЗУ4 и КФУ 10 производится по тридцати двух разрядной двунаправленной мультиплексной шине, в сечение которой включена первая группа мажоритарных устройств 7 исправления информации в двунаправленной шине. Первая группа мажоритарных устройств 7 связана с процессором 1 первой группой входов-выходов (P-bus 2), а с ОЗУ3, ПЗУ4 и КФУ10 второй группой входов-выходов 38. Первая группа мажоритарных устройств 7 всех резервных каналов связаны между собой мажоритарными связями 50, 51, 52, что обеспечивает работоспособность системы при отказах, возникающих в отдельных каналах. При обмене с ОЗУ3 и ПЗУ4 производится запись информации в заданную ячейку, либо из заданной ячейки производится считывание информации. Информационный обмен между процессором 1 и КФУ 10 осуществляется в результате реализации процедур записи и чтения информации по отношению к программно доступным регистрам, содержащимся в КФУ10. При выполнении процедур записи и чтения по отношению к памяти и регистрам первая группа входов-выходов 38 работает в режиме разделения времени: сначала по ней передается код адреса ячейки или регистра, а затем - информация.

Узел интерфейса шины Q-bus 53 поддерживает операции обмена на шине Q-Bus, формирует сигнал запроса на прерывание - "IRQ" 62 и сигналы управления внутренними регистрами.

Временные диаграммы обмена по шине Q-Bus представлены на фиг. 4 и фиг. 5. При выполнении операции записи в регистры выходных релейных сигналов RReI и регистр телеметрии RTIm формируются сигналы "CVR" и "CVT" (фиг. 5) соответственно, которые вложены в сигнал "DOUT" и их длительность составляет 500 нс.

Сигнал "IRQ" 62 вырабатывается (низким уровнем) при наличии хотя бы одного незамаскированного в регистре RFM запроса на прерывание (ЗПр).

В состав узла интерфейса шины Q-bus 53 входят программно-доступный регистр - признаков ("флагов") и масок прерываний RFM.

Формат регистра RFM представлен на фиг. 6.

Назначение разрядов регистра RFM:

• F0 - признак наличия импульсных запросов на прерывание (ЗПр) "линии 0"; доступен по чтению; устанавливается аппаратно при RQI<i>=1 (регистр импульсных ЗПр), если RMI<i>=0 (регистр масок импульсных ЗПр), и RNI<i>=0 (регистр номеров линий импульсных ЗПр) (i=0…15); сбрасывается аппаратно при программном сбросе соответствующих разрядов RQI, программной установке соответствующих разрядов RMI в "1" или программной установке соответствующих разрядов RNI в "1"; по приходу сигнала "SR" (70) (начальная установка) устанавливается в "0";

• М0 - маска на прерывание по F0, "1" маскирует прерывание; устанавливается и сбрасывается программно; по приходу сигнала "SR" (70) устанавливается в "1";

• F1 - признак наличия импульсных ЗПр "линии 1"; доступен по чтению; устанавливается аппаратно при RQI<i>=1, если RMI<i>=0 и RNI<i>=1 (i=0…15); сбрасывается аппаратно при программном сбросе соответствующих разрядов RQI, программной установке соответствующих разрядов RMI в "1" или программной установке соответствующих разрядов RNI в "0"; по приходу сигнала "SR" (70) устанавливается в "0";

• М1 - маска на прерывание по F1; устанавливается и сбрасывается программно; по приходу сигнала "SR" (70) устанавливается в "1";

• F2 - признак наличия потенциальных ЗПр "линии 0"; доступен по чтению; устанавливается аппаратно при RQP<i>=1 (регистр потенциальных ЗПр), если RMP<i>=0 (регистр масок потенциальных ЗПр) и RNP<i>=0 (регистр номеров линий потенциальных ЗПр) (i=0…15); сбрасывается аппаратно при программном сбросе соответствующих разрядов RQP, программной установке соответствующих разрядов RMP в "1" или программной установке соответствующих разрядов RNP в "1"; по приходу сигнала "SR" (70) устанавливается в "0";

• М2 - маска на прерывание по F2; устанавливается и сбрасывается программно; по приходу сигнала "SR" (70) устанавливается в "1";

• F3 - признак наличия потенциальных ЗПр "линии 1"; доступен по чтению; устанавливается аппаратно при RQP<i>=1, если RMP<i>=0 и RNP<i>=1 (i=0…15); сбрасывается аппаратно при программном сбросе соответствующих разрядов RQP, программной установке соответствующих разрядов RMP в "1" или программной установке соответствующих разрядов RNP в "0"; по приходу сигнала "SR" (70) устанавливается в "0";

• М3-маска на прерывание по F3; устанавливается и сбрасывается программно; по приходу сигнала "SR" (70) устанавливается в "1";

• F4 - признак наличия ЗПр по срабатыванию ТмрСн[j] (77, 78, 79), если RCS[j]<reQ>=0 (регистр конфигурации 92); доступен по чтению; устанавливается аппаратно при RC[j]<Q>=1 (регистр управления 91) (значение RC[j]<ErQ>91 не учитывается), если RC[j]<M>91=0; сбрасывается аппаратно при программном сбросе RC[j]<Q>91 или установке RC[j]<M>91=1; по приходу сигнала «SR» (70) устанавливается в "0" (j=0…2);

• М4 - маска на прерывание по F4; устанавливается и сбрасывается программно; по приходу сигнала "SR" (70) устанавливается в "1";

• F5 - признак наличия ЗПр по приходу внешнего сигнала на ТмрСн[j] (77, 78, 79), если RCS[j]<reQ>92=0; доступен по чтению; устанавливается аппаратно при RC[j]<QI>91=1 (значение RC[j]<ErQI>91 не учитывается), если RC[j]<MI>91=0; сбрасывается аппаратно при программном сбросе RC[j]<QI>91 или установке RC[j]<MI>91=1; по приходу сигнала "SR" (70) устанавливается в "0"(j=0…2);

• М5 - маска на прерывание по F5; устанавливается и сбрасывается программно; по приходу сигнала "SR" (70) устанавливается в "1";

• F6 - признак наличия ЗПр по срабатыванию ТмрСн[j] (77, 78, 79), если RCS[j]<reQ>92=1; доступен по чтению; устанавливается аппаратно при RC[j]<Q>91=1 (значение RC[j]<ErQ>91 не учитывается), если RC[j]<M>91=0; сбрасывается аппаратно при программном сбросе RC[j]<Q> или установке RC[j]<M>=1; по приходу сигнала "SR" (70) устанавливается в "0"(j=0…2);

• М6 - маска на прерывание по F6; устанавливается и сбрасывается программно; по приходу сигнала "SR" (70) устанавливается в "1";

• F7 - признак наличия ЗПр по приходу внешнего сигнала на ТмрСн[j] (77, 78, 79), если RCS[j]<reQ>92=1; доступен по чтению; устанавливается аппаратно при RC[j]<QI>91=1 (значение RC[j]<ErQI>91 не учитывается), если RC[j]<MI>91=0; сбрасывается аппаратно при программном сбросе RC[j]<QI>91 или установке RC[j]<MI>91=1; по приходу сигнала "SR" (70) устанавливается в "0";

М7 - маска на прерывание по F7; устанавливается и сбрасывается программно; по приходу сигнала "SR" (70) устанавливается в "1".

Таймеры синхронизации (77, 78, 79) ТмрСн[j] (j=0…2) одинаковы и предназначены для обеспечения синхронизации работы различных внешних систем и программного обеспечения, а также подсинхронизации по выбранному сигналу: внешней метке времени со входа MV (70), внешнему импульсному сигналу со входа IP6(70) или от предыдущего ТмрСн (77, 78, 79).

Функциональная схема ТмрСн (77, 78, 79) приведена на фиг. 3.

В состав каждого таймера синхронизации ТмрСн[j] входят:

регистр управления RC[j] 91;

• регистр управления конфигурацией RCS[j] 92;

• регистр счетчика RT[j] 93;

• регистр счетчика младших разрядов RTL[j] 93;

• регистр предустановки RPL[j] 95;

• регистр младших разрядов RPL[j] 95;

• регистр фиксации RFx[j] 94;

• регистр младших разрядов RFxL[j] 94;

• мультиплексоры, логические элементы (96-116).

Формат регистра RC[j] 91 представлен на фиг. 7.

Назначение разрядов регистра RC[j] 91:

• Q - признак однократного срабатывания ТмрСн (77, 78, 79) (счетчик досчитал до нуля), при этом выдается сигнал "ТС" 76 и, если снята маска RC<M>91=0, устанавливается RFM<F4>=1, если RCS<ReQ>92=0 или RFM<F6>=1 если RCS<ReQ>92=1; при установленной RC<M>91=1, разряды RFM<F4> или RFM<F6> не устанавливаются; Разряд Q устанавливается аппаратно, сбрасывается программной записью "0" (при этом сбрасывается соответствующий "флаг" в регистре RFM); запись "1" не изменяет состояние бита; по приходу сигнала «SR» (70) разря