Устройство хранения и передачи информации с обнаружением ошибок

Устройство хранения и передачи информации с обнаружением ошибок

Иллюстрации

Показать все

Реферат

Устройство хранения и передачи информации с обнаружением ошибок относится к вычислительной технике и может быть использовано для повышения достоверности функционирования работы, устройств хранения и передачи информации.

Известно устройство памяти с обнаружением двойных ошибок [1], содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов rl и r2 путем сложения по модулю 2 информационных символов х1,х2,х3,у1,у2,у3, поступающих на входы входного блока кодирования, в соответствии с правилом: r1=х1⊕х2⊕y1⊕у2; r2=х2⊕х3⊕у2⊕у3, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r1_П, r2_П путем сложения по модулю 2 информационных символов x1_C, х2_С, х3_С, у1_С,у2_С,у3_С, поступающих на входы выходного блока кодирования и полученных при считывании информации с информационных выходов узла памяти в соответствии с правилом: r1_П=х1_С⊕х2_С⊕y1_C⊕y2_C; r2_П=х2_С⊕х3_С⊕у2_С⊕у3_С, блок выявления ошибки, блок элементов И, элемент И, блок элементов ИЛИ, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, информационные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому и шестому входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходом контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка".

Недостатком устройства является низкая обнаруживающая способность двойных ошибок.

Наиболее близким по техническому решению является контролируемое устройство хранения и передачи информации [2], содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁, r₂ и r₃, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", входной блок кодирования формирует значение контрольного разряда r₁ путем сложения по модулю 2 информационных символов у₁,у₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₁=у₃⊕у₄⊕у₅⊕y₆⊕y₉⊕у₁₀⊕y₁₁⊕y₁₂, значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов у₁,у₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₂=y₃⊕y₆⊕y₇⊕y₈⊕у₉⊕у₁₀⊕y₁₁⊕y₁₂, значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₃=y₁⊕у₂⊕у₄⊕y₅⊕y₇⊕y₈⊕у₁₀⊕y₁₁, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p, путем сложения по модулю 2 информационных символов y_1p,y_2p,y_3p, y_4p,y_5p,y_6p, y_7p,y_8p,y_9p, y_10p,y_11p,y_12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r_1p=y_3p^⊕y_4p^⊕y_5p^⊕y_6p^⊕y_9p^⊕y_10p^⊕y_11p^⊕y_12p; r_2p=y_3p^⊕y_6p^⊕y_7p^⊕y_8p^⊕y_9p^⊕y_10p^⊕y_11p^⊕y_12p; r_3p=y_1p^⊕у_2р^⊕y_4p^⊕y_5p^⊕y_7p^⊕y_8p^⊕y_10p^⊕y_11p, блок выявления ошибки осуществляет поразрядное сложение по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2p, r_3p, сформированных на выходах выходного блока 3 кодирования.

Недостатком устройства является недостаточная обнаруживающая способность двойных ошибок, так как обнаруживаются не все двойные ошибки.

Целью изобретения является повышение достоверности функционирования устройства за счет обнаружения 100% одиночных и максимального количества двойных ошибок при минимальной информационной избыточности.

Поставленная цель достигается тем, что устройство, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁, r₂ и r₃, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличается тем, что дополнительно содержит четвертый выход r₄ входного блока кодирования, четвертый выход r_4p выходного блока кодирования и четвертый выход r_4S контрольного разряда узла памяти, четвертый выход r₄ входного блока кодирования подключен к восьмому входу узла памяти, четвертый выход r_4p выходного блока кодирования подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к четвертому выходу r_4S узла памяти, причем входной блок кодирования формирует значение контрольного разряда r₁ путем сложения по модулю 2 информационных символов y₁,у₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₁=у₃⊕у₄⊕у₅⊕у₆⊕y₉⊕у₁₀⊕y₁₁⊕у₁₂, значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₂=y₃⊕у₆⊕у₇⊕у₈⊕у₉⊕у₁₀⊕у₁₁⊕у₁₂, значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₃=y₁⊕у₂⊕у₄⊕у₅⊕у₇⊕у₈⊕у₁₀⊕у₁₁, значение контрольного разряда r₄ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₄=у₂⊕у₅⊕у₆⊕у₇⊕у₉⊕у₁₀, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p, r_4p, путем сложения по модулю 2 информационных символов y_1p,y_2p,y_3p, y_4p,y_5p,y_6p, y_7p,y_8p,y_9p, y_10p,y_11p,y_12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r_1p=y_3p^⊕у_4р^⊕у_5р^⊕у_6р^⊕у_9р^⊕у_10р^⊕y_11p^⊕у_12р; r_2p=y_3p^⊕у_6р^⊕у_7р^⊕у_8р^⊕у_9р^⊕у_10р^⊕у_11р^⊕y_12p; r_3p=y_1p^⊕у_2р^⊕у_4р^⊕у_5р^⊕у_7р^⊕у_8р^⊕у_10р^⊕у_11р, r₄=y₂⊕у₅⊕у₆⊕у₇⊕y₉⊕у₁₀, блок выявления ошибки осуществляет поразрядное сложение по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, r_4S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2p, r_3p, r_4p, сформированных на выходах выходного блока 3 кодирования.

На фиг. 1 представлена блок-схема устройства. Устройство хранения и передачи информации с обнаружением ошибок содержит: узел 1 памяти, входной блок 2 кодирования, выходной блок 3 кодирования, блок 4 выявления ошибки, блок 5 элементов И, элемент 6 И, блок 7 элементов ИЛИ, вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывания, адресные входы 11, информационные входы 12, вход 13 синхронизации, информационные выходы 14, выход 15 "Ошибка".

Вход 8 установки в нулевое состояние, вход 9 записи, вход 10 считывании, адресные входы 11, вход 13 синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла 1 памяти, информационные входы 12 подключены к шестым входам узла 1 памяти и к входам входного кодирующего устройства 2, выходы которого подключены к седьмым входам узла 1 памяти, информационные выходы узла 1 памяти подключены к входам выходного блока 3 кодирования и к первым входам блока 5 элементов И, выходы выходного блока 3 кодирования подключены к первым входам блока 4 выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла 1 памяти, а выходы подключены к входам блока 7 элементов ИЛИ, выход которого подключен к первому входу элемента 6 И, второй вход блока элементов 5 И и второй вход элемента 6 И подключены к входу 13 синхронизации, выходы блока 5 элементов И являются информационными выходами устройства, выход элемента 6 И является выходом сигнала "Ошибка", устройство отличается тем, что дополнительно содержит четвертый выход r₄ входного блока 2 кодирования, четвертый выход r_4p выходного блока 3 кодирования и четвертый выход r_4S контрольного разряда узла 1 памяти, четвертый выход r₄ входного блока 2 кодирования подключен к восьмому входу узла 1 памяти, четвертый выход r_4p выходного блока 3 кодирования подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к четвертый выходу r_4S узла 1 памяти, причем входной блок 2 кодирования формирует значение контрольного разряда r₁ путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₁=у₃⊕y₄⊕y₅⊕y₆⊕y₉⊕y₁₀⊕y₁₁⊕y₁₂, значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₂=у₃⊕y₆⊕y₇⊕y₈⊕y₉⊕y₁₀⊕y₁₁⊕y₁₂, значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₃=y₁⊕y₂⊕y₄⊕y₅⊕y₇⊕y₈⊕y₁₀⊕y₁₁, значение контрольного разряда r₄ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₄=у₂⊕y₅⊕y₆⊕y₇⊕y₉⊕y₁₀, выходной блок 3 кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p, r_4p, путем сложения по модулю 2 информационных символов y_1p,y_2p,y_3p, y_4p,y_5p,y_6p, y_7p,y_8p,y_9p, y_10p,y_11p,y_12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r_1p=y_3p^⊕у_4р^⊕у_5р^⊕у_6р^⊕у_9р^⊕у_10р^⊕y_11p^⊕у_12р; r_2p=y_3p^⊕у_6р^⊕у_7р^⊕у_8р^⊕у_9р^⊕у_10р^⊕у_11р^⊕y_12p; r_3p=y_1p^⊕у_2р^⊕у_4р^⊕у_5р^⊕у_7р^⊕у_8р^⊕у_10р^⊕у_11р, r₄=y₂⊕у₅⊕у₆⊕у₇⊕y₉⊕у₁₀, блок 4 выявления ошибки осуществляет поразрядное сложение по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, r_4S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2p, r_3p, r_4p, сформированных на выходах выходного блока 3 кодирования.

Узел 1 памяти в данном случае представляет собой статическое полупроводниковое оперативное устройство памяти и предназначен для хранения кодовых слов: У_К=y₁y₂ y₃ y₄ у₅ y₆ y₇ y₈ у₉, y₁₀ y₁₁ y₁₂ r₁ r₂ r₃ r₄, полученных при кодировании исходной информации.

Входной блок 2 кодирования предназначен для формирования значений контрольных разрядов r₁, r₂, r₃, r₄ путем сложения по mod2 информационных символов в соответствии с правилом:

r₁=y₃⊕y₄⊕y₅⊕y₆⊕y₉⊕y₁₀⊕y₁₁⊕y₁₂;

r₂=y₃⊕y₆⊕y₇⊕y₈⊕y₉⊕y₁₀⊕y₁₁⊕y₁₂;

r₃=y₁⊕y₂⊕y₄⊕y₅⊕y₇⊕y₈⊕y₁₀⊕y₁₁;

r₄=y₂⊕y₅⊕y₆⊕y₇⊕y₉⊕y₁₀.

Выходной блок 3 кодирования предназначен для формирования значений проверочных контрольных разрядов r_1p, r_2p, r_3p, r_4p, путем сложения по mod2 информационных символов, полученных при считывании информации с узла 1 памяти в соответствии с правилом:

r_1p=y_3p^⊕y_4p^⊕y_5p^⊕y_6p^⊕y_9p^⊕y_10p^⊕y_11p^⊕y_12p;

r_2p=y_3p^⊕y_6p^⊕y_7p^⊕y_8p^⊕y_9p^⊕y_10p^⊕y_11p^⊕y_12p;

r_3p=y_1p^⊕y_2p^⊕y_4p^⊕y_5p^⊕y_7p^⊕y_8p^⊕y_10p^⊕y_11p.

r_4p=y_2p⊕y_5p⊕y_6p⊕y_7p⊕y_9p⊕y_10p.

Блок 4 выявления ошибки предназначен для обнаружения ошибки в кодовом слове при считывании информации с узла 1 памяти путем сложения по mod2 значений контрольных разрядов r_1S, r_2S, r_3S и r_4S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2p и r_3p, сформированных на выходах выходного блока 3 кодирования:

λ₁=r_1S⊕r_1p;

λ₂=r_2S⊕r_2p;

λ₃=r_3S⊕r_3p;

λ₄=r_4S⊕r_4p.

Нулевой результат суммы свидетельствует об отсутствии ошибки и ее наличии в противном случае.

Выходы λ₁, λ₂, λ₃ и λ₄ блока 4 выявления ошибки объединены в один выход первым элементом 7 ИЛИ, значение сигнала на данном выходе поступает первый вход элемента 6 И.

Считывание выходной информации с выходов 14 устройства проводится при поступлении сигнала с входа 13 синхронизации на второй вход блока 5 элементов И и второй вход элемента 6 И.

Устройство работает следующим образом. Перед началом работы устройства на вход 8 "Установки в нулевое состояние" подается единичный сигнал, который переводит узел 1 памяти в нулевое состояние.

При записи информации в узел 1 памяти подается единичный сигнал на вход 9 записи, адресные входы 11 и информационные входы 12.

Например, на информационные входы поступает

двенадцатиразрядное слово, имеющие в своих разрядах следующие значения: 110 001 101 111.

Входной блок 2 кодирования сформирует значения контрольных разрядов:

r₁=(у₃⊕у₉)⊕(у₄⊕у₅^⊕y₆)^⊕(y₁₀⊕y₁₁^⊕y₁₂)=0⊕1^⊕0^⊕0⊕1^⊕1⊕1⊕1=1;

r₂==(y₃⊕y₆)⊕(y₇⊕y₈^⊕y₉)^⊕(y₁₀⊕y₁₁^⊕y₁₂)=0⊕1^⊕1^⊕0⊕1^⊕1⊕1⊕1=0;

r₃=(y₁⊕y₂)⊕(y₄⊕y₅)⊕(y₇⊕у₈)⊕(у₁₀⊕у₁₁)=1⊕1⊕0⊕0⊕1⊕0⊕1⊕1=1;

r₄=y₂⊕y₅⊕y₆⊕y₇⊕y₉⊕y₁₀=1⊕0⊕1⊕1⊕1⊕1=1

В результате имеем кодовое слово: У_к=110 001 101 111 1011 (последние четыре разряда являются контрольными разрядами), которое записывается в узле 1 памяти.

При считывании информации с узла 1 памяти второй блок 3 кодирования относительно принятой информации сформирует значения контрольных разрядов: R_p={r_1p, r_2p, r_3p, r_4p}={1011}

Если ошибок нет, то имеем результат: R=(1011), R_p=(1011), R_S=(1011), λ=(0000).

Пусть произошла одиночная ошибка во первом информационном разряде: 0* 10 001 1 01 111 1011.

На выходе второго блока 3 кодирования имеем результат: R_p=(1001), а с вторых выходов узла 1 памяти считывается значения переданных контрольных разрядов R_S=(1011),

В этом случае сигналы на выходе блока 4 выявления ошибки принимают значение: λ=(0010).

Соответственно на выходе блока 5 ИЛИ появится единичное значение сигнала, которое при поступлении сигнала с входа 13 синхронизации поступит на вход элемента 6 И, на выходе которого появится значение сигнала "Ошибка".

Аналогичным образом устройство работает при возникновении двойных ошибок.

ИСТОЧНИКИ ИНФОРМАЦИИ

1. Патент на изобретение №2403615 "Устройство хранения и передачи информации с обнаружением двойных ошибок" / Павлов А.А., Царьков А.Н. и др. от 27.01.2009.

2. Патент на полезную модель №161373 "Контролируемое устройство хранения и передачи информации "/ Бутранов А.С., Павлов А.А., Царьков А.Н. и др. от 29.03.2016.

Устройство хранения и передачи информации с обнаружением ошибок, содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁, r₂ и r₃, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходам контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", отличающееся тем, что дополнительно содержит четвертый выход r₄ входного блока кодирования, четвертый выход r_4p выходного блока кодирования и четвертый выход r_4S контрольного разряда узла памяти, четвертый выход r₄ входного блока кодирования подключен к восьмому входу узла памяти, четвертый выход r_4p выходного блока кодирования подключен к третьему входу блока 4 выявления ошибки, четвертый вход которого подключен к четвертому выходу r_4S узла памяти, причем входной блок кодирования формирует значение контрольного разряда r₁ путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₁ = y₃ ⊕ y₄ ⊕ у₅ ⊕ y₆ ⊕ y₉ ⊕ y₁₀ ⊕ y₁₁ ⊕ y₁₂, значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₂ = y₃ ⊕ y₆ ⊕ y₇ ⊕ y₈ ⊕ y₉ ⊕ y₁₀ ⊕ y₁₁ ⊕ y₁₂, значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₃ = y₁ ⊕ y₂ ⊕ y₄ ⊕ y₅ ⊕ y₇ ⊕ y₈ ⊕ y₁₀ ⊕ y₁₁, значение контрольного разряда r₄ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: r₄ = y₂ ⊕ y₅ ⊕ y₆ ⊕ у₇ ⊕ y₉ ⊕ y₁₀, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p, r_4p, путем сложения по модулю 2 информационных символов y_1p,y_2p,y_3p, y_4p,y_5p,y_6p, y_7p,y_8p,y_9p, y_10p,y_11p,y_12p, поступающих на его входы при считывании информации с информационных выходов узла памяти, в соответствии с правилом: r_1p = y_3p ^⊕ y_4p ^⊕ y_5p ^⊕ y_6p ^⊕ y_9p ^⊕ y_10p ^⊕ y_11p ^⊕ y_12p; r_2p = y_3p ^⊕ y_6p ^⊕ y_7p ^⊕ y_8p ^⊕ y_9p ^⊕ y_10p ^⊕ y_11p ^⊕ y_12p; r_3p = y_1p ^⊕ y_2p ^⊕ y_4p ^⊕ y_5p ^⊕ y_7p ^⊕ y_8p ^⊕ y_10p ^⊕ y_11p, r₄ = y₂ ⊕ y₅ ⊕ y₆ ⊕ y₇ ⊕ y₉ ⊕ y₁₀, блок выявления ошибки осуществляет поразрядное сложение по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, r_4S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2p, r_3p, r_4p, сформированных на выходах выходного блока 3 кодирования.