Устройство для умножения частоты

Устройство для умножения частоты

Иллюстрации

Показать все

Реферат

 

ок ° 4р,»»

0 П А" Н""И Е 264457

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Респтблик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт, свидетельства №

Кл. 21ат, 36/22

42m:, 7/52

Заявлено 22.И11.1968 (№ 1265458/18-24) с присоединением заявки №

Приоритет

Опубликовано 03.111.1970. Бюллетень № 9

Дата опубликования описания 15.Ю.1971

МПК Н 03k

G 061

УД К 681.325.57:621.374..4 (088.8) Комитет па делам изобретений и открытий при Сввете Министров

СССР

Авторы изобретения

В. М, Шляндин, В. И. Влизнин и Е. A. Ломтев

Пензенский политехнический институт

Заявитель

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧАСТОТЫ

Предложенное устройство относится и средствам приборостроения, автоматики, вычислительной техники и предназначено для обработки информации, поступающей от частотных датчиков и других объектов, выходным параметром которых служит частота электрических сигналов.

Известен умножитель частоты, содержащий блок калиброванных частот, блок формирования выходной частоты, блок переключения пределов, коммутатор, формирующее устройство, дифференцирующий усилитель, регистр, счетчики, схемы совпадения и сборки.

Предложенное устройство отличается тем, что блок формирования выходной частоты содержит логические схемы, коммутатор, одновибратор и последовательно соединенные делители частоты, выходы первого из которых через схему сборки, второй вход которой также через схему сборки, соединенную со схемами исключения первого, двух первых и трех первых импульсов, и через схему совпадения соединен со входом блока формирования выходной частоты, Выходы делителей подключены через инверторы к схеме сборки, соединенной со схемой совпадения, расположенной на входе блока формирования выходной частоты, а также к схемам совпадения, ко входам которых также подключены выходы делителей частоты и вход блока формирования выходной частоты, и выходы которых соединены со схемами исключения первых импульсов и со схемой сборки, подключенной на вход коммутатора, связанного также с выходом блока фор5 мирования выходной частоты, второй вход блока формирования выходной частоты через схему однократного пропуска также подключен к схеме сборки на входе делителей частоты. Входное формирующее устройство соеди10 нено с входной схемой совпадения устройства для умножения частоты, с блоком переключения пределов и дифференцирующим усилителем. Управляющий вход входной схемы совпадения подключен к блоку калиброванных час15 тот, а выход соединен с входом запоминающего счетчика, выходы, соответствующие старшим разрядам последнего, параллельно через схемы совпадения соединяются с разрядными входами оперативного счетчика. Выходы млад20 ших разрядов запоминающего счетчика через схемы совпадения и сборки соединены со входом младшего разряда оперативного счетчика, вычптающий вход которого через схему совпадения подключен к выходу блока калиброван25 ных частот, а управляющий вход пследней схемы совпадения подключен к регистру, вход которого соединен с выходом дифференцирующего усилителя, Разрядные выходы оперативного счетчика подключены к дешифратору, име3Q ющему выход, соединенный со входом блока

264457

N=abcdef, 15

2О

65 формирования выходной частоты, с другим входом которого соединен вычитающий вход оперативного счетчика. Выходы блока формирования выходной частоты через коммутатор соединены с управляющими входами схем совпадения на выходах младших разрядов запоминающего счетчика. Выход устройства для умножения частоты подключен к схеме сборки, второй вход которой соединен с выходом дифференцирующего усилителя, и имеющей выход, связанный с управляющими входами схем совпадения старших разрядов. Кроме того, блок переключения пределов соединен со сбросовыми входами запоминающего счетчика, оперативного счетчика, регистра и взаимосвязан с блоком калиброванных частот.

Это позволяет уменьшить погрешность умножения и снизить частотные требования к элементам схемы.

На фиг. 1 изображено предложенное устройство; на фиг. 2 показан блок формирования умноженной частоты.

Описываемое устройство содержит формирующее устройство 1, счетные декады 2 — 7 запоминающего счетчика и декады 8 — 10 оперативного счетчика, схемы 11 — 18 совпадения, дифференцирующий усилитель 19, схемы 20 и 21 сборки, линию 22 задержки, регистр 28, дешифратор 24, блок 25 калиброванных частот, и блок 2б переключения пределов.

Блок формирования умноженной частоты состоит из схем 27 — 80, совпадения, схем

81 — 84 сборки, одновибратора 85, делителей

8б — 88 частоты, схем 89 однократного пропуска, схем 40 исключения первого импульса, схем 41 исключения двух первых импульсов, схем 42 исключения трех первых импульсов, инверторов 48 — 45 и коммутатора 4б.

Устройство работает следующим образом:

Предположим, что необходимо спроектировать умножитель со следующими техническими параметрами: К=1000. Диапазон умножаемых частот от 1 до 1000 гц.

Погрешность умножения, /О ..

0,001 — для поддиапазона от 1 — 10 гц

0,01 — для поддиапазона 10 †1 гц

0,01 — для поддиапазона от 100 †10 гц.

Исходя из заданной величины коэффициента умножения К=1000, принимаем десятичную систему исчисления, так как К=ш =1000.

Положение запятой выбирается между третьим и четвертым разрядами.

Поскольку погрешность умножения определяется ошибкой !-1 импульс, при заполнении периода умножаемой частоты импульсами калиброванной частоты f„;, то !",- будет равна

1 мгц для двух первых поддиапазонов и

1О мгц для третьего поддиапазона.

Формирующее устройство 1 вырабатывает прямоугольный сигнал, длительность которого равна Г,-, последний заполняется импульсами калиброванной частоты. Количество и мпульсов, прошедших за время, равное Г;, фиксируется запоминающим счетчиком, состоящим из двоично-десятичных декад 2 — 7. По заднему фронту сигнала Гу срабатывает дифференцирующий усилитель 19, и на общие входы разрядных схем 12 — 14 совпадения подается сигнал, обеспечивающий перепись числа, хранящегося в декадах 5 — 7, в декады 8 — 10 оперативного счегчика. В результате заполнения в запомннаюшем счетчике будет зафиксировано число, которое в общем виде может быть представлено, как где латинскими буквами обозначены значения чисел каждого отдельного разряда десятичного числа.

Период умно>каемой частоты может быть представлен в виде

T = (abcdef) т,< для т„.= 1 мксек

Т,= (abcdef) мксек.

Теоретическое значение периода выходной частоты при К=1000, Taexz veop =abc, def мксек.

Необходимо осуществить формирование неравномерной последовательности импульсов, в которой каждый десятый период равен

T», = (abc+d) мксек, каждый сотый — T»,,=

= (abc+d+e) мксек и каждый тысячный—

Т„„= (abc+d+epf) мксек, а все остальные

Т„,,„- (abc) мксек.

Устройство осуществляет следующую последовательность операций.

Период умножаемой частоты заполняется импульсами калиброванной частоты, количество последних фиксируется запоминающим счетчиком, основание системы счисления которого и положение фиксированной запятой определяют значение коэффициента умножения, а выходная частота формируется с помощью импульсов той >ке калиброванной частоты методом последовательного считывания информации с оперативного счетчика, в результате чего вырабатывается последовательность импульсов, в которой длительность периодов, имеющих номер, равный степени основания системы счисления при показателе степени, отличном от нуля, соответствует числу, записанному в разрядах, расположенных слева от запятой, плюс сумма чисел, записанных в разрядах, лежащих справа от запятой; количество членов суммы, начиная с первого разряда, равно показателю степени основания, определяющей номер периода, а все остальные периоды соответствуют информации, записанной в левых разрядах запоминающего счетчика.

Сигнал, снимаемый с выхода дифференцирующего усилителя 19, пройдя через линию

22 задержки, взводит регистр 28, который открывает схему 18 совпадения. Импульсы калиброванной частоты поступают на вычитающий вход оперативного счетчика, 264457

/ой = 1,5 Т;,+ Твых.

Через время, равное Т,= (abc)т„-, оперативный счетчик устанавливается в нулевое состояние, а дешифратор 24 вырабатывает сигнал, поступаюгций по цепи а через схему 27 совпадения и схему 31 сборки на вход одновпбратора 85 и параллельно через схему 82 сборки на вход делителя 36 частоты (на вход делителя 36 частоты подается первый импульс с выхода схемы 18 совпадения по цепи б).

Делители 86 — 88 частоты имеют коэффициент деления, равный основанию принятой системы исчисления (в данном случае 10), а подача дополнительного импульса на вход делителя 36 обеспечивает сдвиг на один импульс.

Другими словами, с выхода делителя частоты снимается сигнал после девятого импульса выходной частоты, с выхода делителя 87— после девяносто девятого импульса, а с выхода делителя 88 — после девятьсот девяносто девятого импульса.

Последнее необходимо для того чтобы десятые, сотые и тысячные периоды имели нужную длительность.

Импульс с выхода одновибратора 85 будет первым сигналом выходной частоты. который по цепи Ь через схему 20 сборки подается на входы схем 12 — 14 совпадения, чем обеспечивается перепись числа abc в оперативный счетчик. Описанные операции повторяются девять раз.

После девятого импульса выходной частоты делитель 86 вырабатывает сигнал, открывающий схему 28 совпадения и блокирующий с помощью инвертора 48 схему 27 совпадения.

Формирование десятого периода выходной частоты производится в два этапа.

1. Аналогично формированию первых девяти периодов отсчитывается время, равное

= (abc) т,;, при этом сигнал, снимаемый с дешифратора 24, поступает параллельно через схему 28 совпадения на вход схемы 40 исключения первого импульса (последняя первый сигнал не пропускает) и через схему 83 сборки — на вход коммутатора 46.

II, Коммутатор 46 вырабатывает сигнал, который по цепи г с помощью схем 15 и 21 осуществляет перепись числа в декаду 10 оперативного счетчика. После этого операция считывания повторяется, и второй импульс с дешифратора 24 по цепи: схема 28, схема 40 и схема 81 поступает на вход выходного одновибратора 85.

Таким образом, длительность десятого периода Т„,,= (абс+д) т„.

Дальнейшие операции осуществляются аналогично.

Формирование сотого периода выходной частоты сходно с операцией отсчета десятого периода, но осуществляется с помощью схем 29, 41 и 81. После девяносто девятого импульса (вых делитель частоты вырабатывает сигнал, блокирующий (с помощью инвертора 44) схемы 27 и 28 совпадения и открывающий схему

29 совпадения. Сначала производится считывание числа abc, переписанного из декад 5 — 7 в оперативный счетчик, затем коммутатор 46 вырабатывает сигнал, который переписывает число, равное d, из декады 4 в оперативный счетчик, и операция считывания повторяется.

Во время осуществления этих операций опсративный счетчик дважды устанавливается в нулевое положение, и дешифратор 24 вырабатывает два сигнала, которые не пропускаются схемой 41.

Под действием второго сигнала с дешифратора коммутатор выдает импульс, поступающий по цепи д на вход схемы 16 совпадения и число е, записанное в декаде 8, переписывается в декаду 10. По окончании третьей операции считывания дешифратор 24 вырабатывает третий сигнал, который по цепи; схема 29 совпадения, схема 41 и схема 31 поступает на вход выходного одновибратора 35. В результате сотый период будет равен T„„,,- (abc+d+e).

Формирование тысячного периода f„,,- производится аналогично.

Для того чтобы исключить возможность срабатывания коммутатора от последнего импульса, с дешифратора при формировании десятого, сотого и тысячного периодов сигнал с выхода одновибратора 85 подается на входы выходных схем совпадения коммутатора 46 и блокирует их.

Быстродействие предложенного устройства будет определяться временем ожидания (интервал времени от момента запуска умножите.пя до момента появления сигналов „,,) и равно

Для осуществления операций переключения калиброванной частоты, значение которой определяет величину погрешности умножения, введен блок выбора пределов, который производит оценку значения входной частоты, и, если последняя более 100 гц, вырабатывается сигнал, обеспечивающий переключение калиброванной частоты с 1 до 10 ига.

Поскольку операция оценки частоты и операция заполнения производятся одновременно, то в запоминающем и оперативном счетчиках накапливается ненужная информация, которая гасится (декады 2 — 7, 8 — 10 счетчиков и регистр 23 сбрасываются).

Предмет изобретения

Устройство для умножения частоты для электронно-счетных частотомеров, содержащее блок калиброванных частот, блок формирования выходной частоты, блок переключения пределов, коммутатор, формирующее устройство, дифференцирующий усилитель, регистр, счетчики, схемы совпадения и сборки, отлипаюшееся тем, что, с целью уменьшения погрешности умножения и снижения частотных требований к элементам устройства, блок формирования выходной частоты содержит логичес кие схемы, коммутатор, одновибратор и последовательно соединенные делители частоты, выход первого из которых через схему сборки, 7

264457 второй вход которой также через схему сборки, соединенную со схемами исключения первого, двух первых и трех первых импульсов, и через схему совпадения соединен со входом блока формирования выходной частоты; выхо- 5 ды делителей подключены через инверторы к схеме сборки, соединенной со схемой совпадения, расположенной на входе блока формирования выходной частоты, а также к схемам совпадения, ко входам которых также подклю- 10 чены выходы делителей частоты и вход блока формирования выходной частоты, и выходы которых соединены со схемами исключения первых импульсов и со схемой сборки, подключенной на вход коммутатора, связанного так- 15

>ке с выходом блока формирования выходной частоты, второй вход блока формирования выходной частоты через схему однократного пропуска также подключен к схеме сборки на входе делителей частоты; входное формирующее 20 устройство соединено с входной схемой совпадения устройства для умножения частоты, с блоком переключения пределов и дифференцирующим усилителем; управляющий вход входной схемы совпадения подключен к блоку ка- 25 либрованных частот, а выход соединен с входом запоминающего счетчика, выходы, соответствующие старшим разрядам последнего, параллельно через схемы совпадеш«соедш1яются с разрядными входами оперативного счетчика, a в ыtх,оoд ы мNл. а д ш иHх разрядов запоминающего счетчика через схемы совпадения и сборки соединены со входом младшего разряда оперативного счетчика, вычитающий вход которого через схему совпадения подключен к выходу блока калиброванных частот, а управляющий вход последней схемы совпадения подключен к регистру, вход которого соединен с выходом дифферепцирующего усилителя; разрядные выходы оперативного счетчика подключены к дешифратору, имеющему выход, соединенный со входом блока формирования выходной частоты, с другим входом которого соединен вычитающий вход оперативного счетчика; выходы блока формирования выходной частоты через коммутатор соединены с управляющими входами схем совпадения на выходах младших разрядов запоминающего счетчика; выход устройства для умно>кения частоты подключен к схеме сборки, второй вход которой соединен с выходом дифференцирующего усилителя и имеющей выход, связанный с управляющими входами схем совпадения старших разрядов, кроме того, блок переключения пределов соединен со сбросовыми входами запоминающего счетчика, оперативного счетчика, регистра и взаимосвязан с блоком калиброванных частот.

264457

Составитель И. Н. Горелова

Техред Л. Л. Евдоиов Корректор Т. А. Китаева

Редактор С. Лазарева

Типография, пр. Сапунова, 3

Заказ 953/1 Изд. М 422 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4, 5