Патент ссср 264465

Патент ссср 264465

Иллюстрации

Показать все

Реферат

 

Всес оэ ал

Т1 с . "сск лг: .. т.

ОП ИСАН И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Сониалистических

Респчблик

Зависимое от авт. свидетельства №

Кл. 21ат, 37/04

Заявлено 09.Х.1968 (№ 1277219/18-24) с присоединением заявки №

МПК G 11с

УДК 681.327.66(088.8) Приоритет

Опубликовано 03.111.1970, Бюллетень № 9

Дата опубликования описания 17.VI.1970

Комитет по делам изобретений и открытиЯ при Совете Мииистров

СССР

Автор изобретения

K". Ж, Аболин

Заявитель

ДОЛ ГОВРЕМЕННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относи гся к области вычислительной техники, в частности к запоминающим устройствам цифровых вычислительных машин.

Известно долговременное запоминающее устройство, содержащее узел постоянной памяти, узел оперативной смены информации и выходное устройство. Смена информации в таких устройствах является трудоемкой операцией.

Цель изобретения — упрощение смены информации по произвольным адресам.

Для достижения этой цели в долговременное запоминающее устройство введены схемы выборки адреса измененной информации, схема сборки, схема блокировки и схемы считывания измененной информации, Адресные шины подключены к первым входам схемы выоорки адреса измененной информации, вторые входы которых подключены к элементам, хранящим адрес измененной информации, а их выходы подключены к схеме сборки и первым входам схем считывания изменениой информации, вторые входы которых подключены к элементам, храпящим измененную информацию. Выход схемы сборки подключен к управляющему вход схемы блокировки, вторые входы которой подключены к выходным шинам узла постоянной памяти, а выходы схем блокировки и считывания измененной информации соединены со входами выходного устройства.

На чертеже приведена блок-схема долговременного запоминающего устройства.

Код адреса по шинам 1 поступает на адресные входы узла 2 постоянной памяти и одновременно на схемы 3 выборки адреса измененной информации. Число схем 3 определяется заданным числом подлежащих изменению слов. Вторые входы схем 3 соединены с выходами элементов 4, хранящих на сменном носителе адреса заменяемых с.IQB. В случае совпадения поступившего адреса с одним из адресов, хранящихся в элементах 4, на выходе соответствующей схемы 3 вырабатывается сигнал, который через схему сборки 5 поступает на схему блокировки 6 и блокирует выдачу кода из узла постоянной памяти по этому адресу. Одновременно упомянутый сигнал с выхода схемы 3 через соответствующую схему 7 считывания измененной информации производит выдачу кода, хранимого на сменном носителе числовой части узла 8 сменной информации.

Этот код через выходное устройство 9 поступает на выходные числовые шины 10 постоянного запоминающего устройства.

В случае, если поступивший на вход устройства адрес не содержится ни в одной пз

Зп ячеек узла 8 сменной информации, запрещаю264465

Предмет изобретения

Составитель Н. С. Прокофьева

Текреды Т, П. Курилко, 3. Чижевский

Корректор А. М. Глазова

Редактор Б. С, Панкина

Заки; 1505)13 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, jK-35, Раушская наб.. д. 4/5

Типография, пр. Сапунова, 2 щий сигнал на входе схемы 6 отсутствует, и выбранный из узла постоянной памяти код через схему б и выходное устройство 9 поступает на выходные шины 10.

Долговременное запоминающее устройство, содержащее узел постоянной памяти, узел сменной информации и выходное устройство, отлача(ошееся тем, что, с целью упрощения смены информации по произвольным адресам, оно содержит схемы выборки адреса измененной информации, схему сборки, схему блокировки и схемы считывания измененной информации, в котором адресные шины подключены к первым входам схемы, выборки адреса изменной информации, вторые входы которых подключены к элементам, хранящим адрес измененной информации, а их выходы подключены к схеме сборки и первым входам схем считывания измененной информации, вторые входы которых подключены к элементам, хранящим измененную информацию, вы10 ход схемы сборки подключен к управляющему входу схемы блокировки, вторые входы которой подключены к выходным шинам узла постоянной памяти, а выходы ". гм блокировки и считывания измененной информации соеди15 нены со входами выходного устройства.