Устройство обработки данных и способ обработки данных

Устройство обработки данных и способ обработки данных

Иллюстрации

Показать все

Реферат

Область техники, к которой относится изобретение

Настоящее изобретение касается устройства обработки данных и способа обработки данных и, например, в частности касается устройства обработки данных и способа обработки данных, которые способны обеспечить хорошее качестве связи при передаче данных с использованием LDPC-кода.

Уровень техники

LDPC-код (Код с малой плотностью проверок на четность) обладает высокой способностью исправления ошибок и в последние годы широко применяется в системах передачи, в том числе в системах цифрового спутникового вещания, таких как используемая в Европе система DVB-S.2 (цифровое телевидение) (смотри, например, документ 1, который не относится к патентной литературе). Кроме того, исследована возможность применения LDPC-кода в наземном цифровом вещании следующего поколения, таком как DVB-T.2.

В последних исследованиях показано, что LDPC-код показывает характеристики, близкие к границе Шеннона при увеличении длины кода аналогично турбо-коду. Так как для LDPC-кода кратчайшее расстояние пропорционально длине кода, то этот код отличается превосходной вероятностной характеристикой исправления блоков ошибок и редко имеет место так называемый эффект замедления падения вероятности ошибки, который наблюдается при декодировании турбо-кода.

Список цитируемой литературы

Литература, не относящаяся к патентам

Документ 1, который не относится к патентной литературе: DVB-S.2: ETSI EN 302 307 V1.2.1 (2009-08)

Раскрытие изобретения

Техническая задача

В стандартах DVB, таких как DVB-S.2, DVB-T.2 и DVB-C.2, в которых используют LDPC-код, LDPC-код является символом (преобразован в символ) ортогональной модуляции (цифровой модуляции), такой как QPSK (квадратурная фазовая манипуляция) и символ преобразуют в сигнальную точку ортогональной модуляции и передают.

При передаче данных с использованием LDPC-кода, такой как описанный выше стандарт DVB-S.2, обязательно обеспечивают хорошее качество связи.

С учетом указанных обстоятельств, в соответствии с вариантом осуществления настоящего изобретения, желательно обеспечить хорошее качество связи при передаче данных с использованием LDPC-кода.

Решение задачи

Первое устройство обработки данных или способ обработки данных по настоящему изобретению представляет собой устройство обработки данных или способ обработки данных, которые включают в себя следующее: блок/этап кодирования для осуществления LDPC кодирования на основе проверочной матрицы LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15; и блок/этап перестановки для сопоставления бита LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, с битом символа, соответствующим любой из 8 сигнальных точек, определенных 8-позиционной PSK. Когда 3 бита кода, которые сохранены в трех блоках памятей емкостью 16200/3 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 3 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 3 битов символа одного символа обозначают через бит y_i, и в блоке/этапе перестановки сопоставляют бит b₀ и бит y₁, бит b₁ и бит y₀ и бит b₂ и бит y₂. LDPC-код содержит информационный бит и бит контроля четности, Проверочная матрица содержит часть из информационной матрицы, которая соответствует информационному биту, и часть из матрицы контроля четности, которая соответствует биту контроля четности. Часть из информационной матрицы показана таблицей исходных значений для проверочной матрицы. Таблица исходных значений для проверочной матрицы является таблицей, которая показывает позиции элементов, равных 1, части из информационной матрицы для каждых 360 столбцов и которая выражена следующим образом:

3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638

356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602

18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582

714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559

3452 7935 8092 8623

56 1955 3000 8242

1809 4094 7991 8489

2220 6455 7849 8548

1006 2576 3247 6976

2177 6048 7795 8295

1413 2595 7446 8594

2101 3714 7541 8531

10 5961 7484

3144 4636 5282

5708 5875 8390

3322 5223 7975

197 4653 8283

598 5393 8624

906 7249 7542

1223 2148 8195

976 2001 5005.

В первом устройстве обработки данных и способе обработки данных по настоящему изобретению LDPC кодирование осуществляют на основе проверочной матрицы LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15 и бит LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, сопоставляют с битом символа, соответствующим любой из 8 сигнальных точек, определенных 8-позиционной PSK. При перестановке, когда 3 бита кода, которые сохранены в трех блоках памятей емкостью 16200/3 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 3 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 3 битов символа одного символа обозначают через бит y_i, и сопоставляют бит b₀ и бит y₁, бит b₁ и бит y₀ и бит b₂ и бит y₂. LDPC-код содержит информационный бит и бит контроля четности, Проверочная матрица содержит часть из информационной матрицы, которая соответствует информационному биту, и часть из матрицы контроля четности, которая соответствует биту контроля четности. Часть из информационной матрицы показана таблицей исходных значений для проверочной матрицы. Таблица исходных значений для проверочной матрицы является таблицей, которая показывает позиции элементов, равных 1, части из информационной матрицы для каждых 360 столбцов и которая выражена следующим образом:

3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638

356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602

18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582

714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559

3452 7935 8092 8623

56 1955 3000 8242

1809 4094 7991 8489

2220 6455 7849 8548

1006 2576 3247 6976

2177 6048 7795 8295

1413 2595 7446 8594

2101 3714 7541 8531

10 5961 7484

3144 4636 5282

5708 5875 8390

3322 5223 7975

197 4653 8283

598 5393 8624

906 7249 7542

1223 2148 8195

976 2001 5005.

Второе устройство обработки данных или способ обработки данных по настоящему изобретению представляет собой устройство обработки данных или способ обработки данных, которые включают в себя следующее: блок/этап кодирования для осуществления LDPC кодирования на основе проверочной матрицы LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15; и блок/этап перестановки для сопоставления бита LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. Когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и в блоке/этапе перестановки сопоставляют бит b₀ и бит y₂, бит b₁ и бит y₁, бит b₂ и бит y₀ и бит b₃ и бит y₃. LDPC-код содержит информационный бит и бит контроля четности, Проверочная матрица содержит часть из информационной матрицы, которая соответствует информационному биту, и часть из матрицы контроля четности, которая соответствует биту контроля четности. Часть из информационной матрицы показана таблицей исходных значений для проверочной матрицы. Таблица исходных значений для проверочной матрицы является таблицей, которая показывает позиции элементов, равных 1, части из информационной матрицы для каждых 360 столбцов и которая выражена следующим образом:

3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638

356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602

18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582

714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559

3452 7935 8092 8623

56 1955 3000 8242

1809 4094 7991 8489

2220 6455 7849 8548

1006 2576 3247 6976

2177 6048 7795 8295

1413 2595 7446 8594

2101 3714 7541 8531

10 5961 7484

3144 4636 5282

5708 5875 8390

3322 5223 7975

197 4653 8283

598 5393 8624

906 7249 7542

1223 2148 8195

976 2001 5005.

Во втором устройстве обработки данных и способе обработки данных по настоящему изобретению LDPC кодирование осуществляют на основе проверочной матрицы LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15 и бит LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, сопоставляют с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. При перестановке, когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и сопоставляют бит b₀ и бит y₂, бит b₁ и бит y₁, бит b₂ и бит y₀ и бит b₃ и бит y₃. LDPC-код содержит информационный бит и бит контроля четности, Проверочная матрица содержит часть из информационной матрицы, которая соответствует информационному биту, и часть из матрицы контроля четности, которая соответствует биту контроля четности. Часть из информационной матрицы показана таблицей исходных значений для проверочной матрицы. Таблица исходных значений для проверочной матрицы является таблицей, которая показывает позиции элементов, равных 1, части из информационной матрицы для каждых 360 столбцов и которая выражена следующим образом:

3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638

356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602

18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582

714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559

3452 7935 8092 8623

56 1955 3000 8242

1809 4094 7991 8489

2220 6455 7849 8548

1006 2576 3247 6976

2177 6048 7795 8295

1413 2595 7446 8594

2101 3714 7541 8531

10 5961 7484

3144 4636 5282

5708 5875 8390

3322 5223 7975

197 4653 8283

598 5393 8624

906 7249 7542

1223 2148 8195

976 2001 5005.

Третье устройство обработки данных или способ обработки данных по настоящему изобретению представляет собой устройство обработки данных или способ обработки данных, которые включают в себя следующее: блок/этап перестановки для сопоставления бита LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. Когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и в блоке/этапе перестановки сопоставляют бит b₀ и бит y₁, бит b₁ и бит y₂, бит b₂ и бит y₀ и бит b₃ и бит y₃.

В третьем устройстве обработки данных и способе обработки данных по настоящему изобретению бит LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, сопоставляют с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. При перестановке, когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и сопоставляют бит b₀ и бит y₁, бит b₁ и бит y₂, бит b₂ и бит y₀ и бит b₃ и бит y₃.

Четвертое устройство обработки данных или способ обработки данных по настоящему изобретению представляет собой устройство обработки данных или способ обработки данных, которые включают в себя следующее: блок/этап перестановки для сопоставления бита LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. Когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и в блоке/этапе перестановки сопоставляют бит b₀ и бит y₁, бит b₁ и бит y₃, бит b₂ и бит y₀ и бит b₃ и бит y₂.

В четвертом устройстве обработки данных и способе обработки данных по настоящему изобретению бит LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, сопоставляют с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. При перестановке, когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и сопоставляют бит b₀ и бит y₁, бит b₁ и бит y₂, бит b₂ и бит y₀ и бит b₃ и бит y₂.

Пятое устройство обработки данных или способ обработки данных по настоящему изобретению представляет собой устройство обработки данных или способ обработки данных, которые включают в себя следующее: блок/этап перестановки для сопоставления бита LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. Когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и в блоке/этапе перестановки сопоставляют бит b₀ и бит y₂, бит b₁ и бит y₁, бит b₂ и бит y₀ и бит b₃ и бит y₃.

В пятом устройстве обработки данных и способе обработки данных по настоящему изобретению бит LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, сопоставляют с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. При перестановке, когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и сопоставляют бит b₀ и бит y₂, бит b₁ и бит y₁, бит b₂ и бит y₀ и бит b₃ и бит y₃.

Шестое устройство обработки данных или способ обработки данных по настоящему изобретению представляет собой устройство обработки данных или способ обработки данных, которые включают в себя следующее: блок/этап перестановки для сопоставления бита LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. Когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и в блоке/этапе перестановки сопоставляют бит b₀ и бит y₃, бит b₁ и бит y₁, бит b₂ и бит y₀ и бит b₃ и бит y₂.

В шестом устройстве обработки данных и способе обработки данных по настоящему изобретению бит LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, сопоставляют с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. При перестановке, когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и сопоставляют бит b₀ и бит y₃, бит b₁ и бит y₁, бит b₂ и бит y₀ и бит b₃ и бит y₂.

Седьмое устройство обработки данных или способ обработки данных по настоящему изобретению представляет собой устройство обработки данных или способ обработки данных, которые включают в себя следующее: блок/этап перестановки для сопоставления бита LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. Когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и в блоке/этапе перестановки сопоставляют бит b₀ и бит y₁, бит b₁ и бит y₂, бит b₂ и бит y₃ и бит b₃ и бит y₀.

В седьмом устройстве обработки данных и способе обработки данных по настоящему изобретению бит LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, сопоставляют с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. При перестановке, когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и сопоставляют бит b₀ и бит y₁, бит b₁ и бит y₂, бит b₂ и бит y₃ и бит b₃ и бит y₀.

Восьмое устройство обработки данных или способ обработки данных по настоящему изобретению представляет собой устройство обработки данных или способ обработки данных, которые включают в себя следующее: блок/этап перестановки для сопоставления бита LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. Когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и в блоке/этапе перестановки сопоставляют бит b₀ и бит y₁, бит b₁ и бит y₃, бит b₂ и бит y₂ и бит b₃ и бит y₀.

В восьмом устройстве обработки данных и способе обработки данных по настоящему изобретению бит LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, сопоставляют с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. При перестановке, когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и сопоставляют бит b₀ и бит y₁, бит b₁ и бит y₃, бит b₂ и бит y₂ и бит b₃ и бит y₀.

Девятое устройство обработки данных или способ обработки данных по настоящему изобретению представляет собой устройство обработки данных или способ обработки данных, которые включают в себя следующее: блок/этап перестановки для сопоставления бита LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. Когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и в блоке/этапе перестановки сопоставляют бит b₀ и бит y₂, бит b₁ и бит y₁, бит b₂ и бит y₃ и бит b₃ и бит y₀.

В девятом устройстве обработки данных и способе обработки данных по настоящему изобретению бит LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, сопоставляют с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. При перестановке, когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и сопоставляют бит b₀ и бит y₂, бит b₁ и бит y₁, бит b₂ и бит y₃ и бит b₃ и бит y₀.

Десятое устройство обработки данных или способ обработки данных по настоящему изобретению представляет собой устройство обработки данных или способ обработки данных, которые включают в себя следующее: блок/этап перестановки для сопоставления бита LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. Когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и в блоке/этапе перестановки сопоставляют бит b₀ и бит y₃, бит b₁ и бит y₁, бит b₂ и бит y₂ и бит b₃ и бит y₀.

В десятом устройстве обработки данных и способе обработки данных по настоящему изобретению бит LDPC-кода, для которого длина кода равна 16200 битам и скорость кодирования равна 7/15, сопоставляют с битом символа, соответствующим любой из 16 сигнальных точек, определенных 16-позиционной APSK. При перестановке, когда 4 бита кода, которые сохранены в четырех блоках памятей емкостью 16200/4 битов и которые побитно считаны из блоков памятей, сопоставляют одному символу, (i+1)-й бит от самого старшего бита из 4 битов кода обозначают через бит b_i, (i+1)-й бит от самого старшего бита из 4 битов символа одного символа обозначают через бит y_i, и сопоставляют бит b₀ и бит y₃, бит b₁ и бит y₁, бит b₂ и бит y₂ и бит b₃ и бит y₀.

Устройство обработки данных может являться независимым устройством и может являться внутренним блоком, входящим в состав одного устройства.

Полезные свойства изобретения

В соответствии с вариантом осуществления настоящего изобретения возможно обеспечить хорошее качество связи при передаче данных с использованием LDPC-кода.

Полезные свойства, описанные в настоящем документе, являются только примерами и полезные свойства некоторого варианта осуществления настоящего изобретения не ограничены полезными свойствами, описанными в настоящем документе, и могут существовать другие полезные свойства.

Краткое описание чертежей

Фиг. 1 - вид, показывающий проверочную матрицу Н LDPC-кода;

фиг. 2 - вид, показывающий блок-схему, иллюстрирующую последовательность декодирования LDPC-кода;

фиг. 3 - вид, показывающий пример проверочной матрицы LDPC-кода;

фиг. 4 - вид, показывающий граф Таннера проверочной матрицы;

фиг. 5 - вид, показывающий переменную вершину;

фиг. 6 - вид, показывающий проверочную вершину;

фиг. 7 - вид, показывающий пример конфигурации варианта осуществления системы передачи, в которой применено настоящее изобретение;

фиг. 8 - вид, иллюстрирующий структурную схему, показывающую пример конфигурации устройства 11 передачи;

фиг. 9 - вид, иллюстрирующий структурную схему, показывающую пример конфигурации устройства 116 разнесения битов;

фиг. 10 - вид, показывающий проверочную матрицу;

фиг. 11 - вид, показывающий матрицу контроля четности;

фиг. 12 - вид, показывающий проверочную матрицу LDPC-кода, определенного в стандарте DVB-S.2;

фиг. 13 - вид, показывающий проверочную матрицу LDPC-кода, определенного в стандарте DVB-S.2;

фиг. 14 - вид, показывающий расположение сигнальных точек 16-позиционной QAM;

фиг. 15 - вид, показывающий расположение сигнальных точек 64-позиционной QAM;

фиг. 16 - вид, показывающий расположение сигнальных точек 64-позиционной QAM;

фиг. 17 - вид, показывающий расположение сигнальных точек 64-позиционной QAM;

фиг. 18 - вид, показывающий расположение сигнальных точек, определенное в стандарте DVB-S.2;

фиг. 19 - вид, показывающий расположение сигнальных точек, определенное в стандарте DVB-S.2;

фиг. 20 - вид, показывающий расположение сигнальных точек, определенное в стандарте DVB-S.2;

фиг. 21 - вид, показывающий расположение сигнальных точек, определенное в стандарте DVB-S.2;

фиг. 22 - вид, показывающий обработку, осуществляемую в устройстве 25 демультиплексирования;

фиг. 23 - вид, показывающий обработку, осуществляемую в устройстве 25 демультиплексирования;

фиг. 24 - вид, показывающий граф Таннера для декодирования LDPC-кода;

фиг. 25 - вид, показывающий матрицу H_T контроля четности, имеющую ступенчатую структуру, и граф Таннера, соответствующий матрице Н_T контроля четности;

фиг. 26 - вид, показывающий матрицу H_T контроля четности проверочной матрицы Н, которая соответствует LDPC-коду после разнесения битов контроля четности;

фиг. 27 - вид, показывающий преобразованную проверочную матрицу;

фиг. 28 - вид, показывающий обработку, осуществляемую в устройстве 24 прокручивания столбцов;

фиг. 29 - вид, показывающий количество столбцов в памяти 31, необходимое для прокручивания столбцов и адрес позиции начала записи;

фиг. 30 - вид, показывающий количество столбцов в памяти 31, необходимое для прокручивания столбцов и адрес позиции начала записи;

фиг. 31 - вид, показывающий блок-схему, иллюстрирующую процесс обработки, осуществляемый в устройстве 116 разнесения битов и устройстве 117 преобразования;

фиг. 32 - вид, показывающий модель канала связи, которая применялась для моделирования;

фиг. 33 - вид, показывающий взаимосвязь частоты появления ошибки, которая получена при моделировании, и доплеровской частоты f_d дрожания;

фиг. 34 - вид, показывающий взаимосвязь частоты появления ошибки, которая получена при моделировании, и доплеровской частоты f_d дрожания;

фиг. 35 - вид, иллюстрирующий структурную схему, показывающую пример конфигурации устройства 115 LDPC кодирования;

фиг. 36 - вид, иллюстрирующий блок-схему, показывающую процесс обработки, осуществляемый в устройстве 115 LDPC кодирования;

фиг. 37 - вид, показывающий пример таблицы исходных значений для проверочной матрицы кода со скоростью кодирования, равной 1/4, и длиной кода, равной 16200;

фиг. 38 - вид, иллюстрирующий способ вычисления проверочной матрицы Н по таблице исходных значений для проверочной матрицы;

фиг. 39 - вид, показывающий пример таблицы исходных значений для проверочной матрицы 16К кода для Sx с r=7/15;

фиг. 40 - вид, показывающий пример таблицы исходных значений для проверочной матрицы 16К кода для Sx с r=8/15;

фиг. 41 - вид, показывающий пример графа Таннера такого ансамбля с последовательностью степеней, в которой вес столбца равен 3, а вес строки равен 6;

фиг. 42 - вид, показывающий пример графа Таннера ансамбля многореберного типа;

фиг. 43 - вид, показывающий минимальную длину цикла и порог эффективности проверочной матрицы 16К кода для Sx;

фиг. 44 - вид, показывающий проверочную матрицу 16К кода для Sx;

фиг. 45 - вид, показывающий проверочную матрицу 16К кода для Sx;

фиг. 46 - вид, показывающий процесс перестановки в соответствии с настоящим способом;

фиг. 47 - вид, показывающий процесс перестановки в соответствии с настоящим способом;

фиг. 48 - вид, показывающий первый пример процесса перестановки в соответствии со способом перестановки для Sx, когда способом модуляции является 8-позиционная PSK и множитель b равен 1 при передаче данных с использованием 16К кода для Sx;

фиг. 49 - вид, показывающий второй пример процесса перестановки в соответствии со способом перестановки для Sx, когда способом модуляции является 8-позиционная PSK и множитель b равен 1 при передаче данных с использованием 16К кода для Sx;

фиг. 50 - вид, показывающий результат моделирования при измерении BER/FER в ходе моделирования;

фиг. 51 - вид, показывающий результат моделирования при измерении BER/FER в ходе моделирования;

фиг. 52 - вид, показывающий структурную схему, иллюстрирующую модель системы передачи, используемую при моделировании;

фиг. 53 - вид, показывающий первый пример процесса перестановки в соответствии со способом перестановки для Sx, когда способом модуляции является 16-позиционная APSK и множитель b равен 1 при передаче данных с использованием 16К кода для Sx;

фиг. 54 - вид, показывающий второй пример процесса перестановки в соответствии со способом перестановки для Sx, когда способом модуляции является 16-позиционная APSK и множитель b равен 1 при передаче данных с использованием 16К кода для Sx;

фиг. 55 - вид, показывающий третий пример процесса перестановки в соответствии со способом перестановки для Sx, когда способом модуляции является 16-позиционная APSK и множитель b равен 1 при передаче данных с использованием 16К кода для Sx;

фиг. 56 - вид, показывающий четвертый пример процесса перестановки в соответствии со способом перестановки для Sx, когда способом модуляции является 16-позиционная APSK и множитель b равен 1 при передаче данных с использованием 16К кода для Sx;

фиг. 57 - вид, показывающий пятый пример процесса перестановки в соответствии со способом перестановки для Sx, когда способом модуляции является 16-позиционная APSK и множитель b равен 1 при передаче данных с использованием 16К кода для Sx;

фиг. 58 - вид, показывающий шестой пример процесса перестановки в соответствии со способом перестановки для Sx, когда способом модуляции является 16-позиционная APSK и множитель b равен 1 при передаче данных с использованием 16К кода для Sx;

фиг. 59 - вид, показывающий седьмой пример процесса перестановки в соответствии со способом перестановки для Sx, когда способом модуляции является 16-позиционная APSK и множитель b равен 1 при передаче данных с использованием 16К кода для Sx;

фиг. 60 - вид, показывающий восьмой пример процесса перестановки в соответствии со способом перестановки для Sx, когда способом модуляции является 16-позиционная APSK и множитель b равен 1 при передаче данных с использованием 16К кода для Sx;

фиг. 61 - вид, показывающий результат моделирования при измерении BER/FER в ходе моделирования;

фиг. 62 - вид, показывающий результат моделирования при измерении BER/FER в ходе моделирования;

фиг. 63 - вид, показывающий пример расположения сигнальных точек 16-позиционной APSK и отношение γ радиусов, когда 16-позиционную APSK используют в качестве способа модуляции.

фиг. 64 - вид, показывающий пример расположения сигнальных точек 16-позиционной APSK и отношение γ радиусов, когда 16-позиционную APSK используют в качестве способа модуляции.

фиг. 65 - вид, показывающий структурную схему примера конфигурации устройства 12 приема с фиг. 7;

фиг. 66 - вид, иллюстрирующий структурную схему, показывающую пример конфигурации устройства 165 обращения разнесения битов;

фиг. 67 - вид, показывающий блок-схему, иллюстрирующую процесс обработки, осуществляемый в устройстве 164 обратного преобразования, устройстве 165 обращения разнесения битов и устройстве 166 LDPC декодирования;

фиг. 68 - вид, показывающий пример проверочной матрицы LDPC-кода;

фиг. 69 - вид, показывающий матрицу (проверочная матрица), полученную путем применения замены строк и замены столбцов к проверочной матрице;

фиг. 70 - вид, показывающий проверочную матрицу, разделенную на блоки из матриц размера 5×5;

фиг. 71 - вид, иллюстрирующий структурную схему, показывающую пример конфигурации устройства декодирования, в котором осуществляют совместно Р преобразований вершины;

фиг. 72 - вид, иллюстрирующий структурную схему, показывающую пример конфигурации устройства 166 LDPC декодирования;

фиг. 73 - вид, показывающий обработку, осуществляемую устройством 54 мультиплексирования, входящим в состав устройства 165 обращения разнесения битов;

фиг. 74 - вид, показывающий обработку, осуществляемую устройством 55 обращения прокручивания столбцов;

фиг. 75 - вид, иллюстрирующий структурную схему, показывающую другой пример конфигурации устройства 165 обращения разнесения битов;

фиг. 76 - вид, иллюстрирующий структурную схему, показывающую первый пример конфигурации системы приема, которая может быть применена в устройстве 12 приема;

фиг. 77 - вид, иллюстрирующий структурную схему, показывающую второй пример конфигурации системы приема, которая может быть применена в устройстве 12 приема;

фиг. 78 - вид, иллюстрирующую структурную схему, показывающую третий пример конфигурации системы приема, которая может быть применена в устройстве 12 приема;

фиг. 79 - вид, показывающий структурную схему, иллюстрирующую пример конфигурации варианта осуществления компьютера, в котором применено настоящее изобретение.

Описание вариантов осуществления изобретения

Далее перед описанием вариантов осуществления настоящего изобретения будет описан LDPC-код.

[LDPC-код]

LDPC-код является линейным кодом и LDPC-код не обязательно является двоичным кодом. Тем не менее, в рассматриваемом случае предполагаем, что LDPC-код является двоичным кодом.

Наиболее значительное свойство LDPC-кода заключается в том, что проверочная матрица, определяющая LDPC-код, является разряженной. В рассматриваемом случае под разряженной матрицей понимается матрица, в которой очень мало количество элементов, равных «1» (практически все элементы матрицы равны 0).

На фиг. 1 показан пример проверочной матрицы Н LDPC-кода.

В проверочной матрице Н с фиг. 1 вес каждого столбца (вес столбца) (количество элементов, равных «1») равен «3», а вес каждой строки (вес строки) равен «6».

При осуществлении кодирования, например, с помощью LDPC-кода (LDPC кодирование) на основе проверочной матрицы Н получают порождающую матрицу G и для получения кодового слова (LDPC-кода) эту порождающую матрицу G умножают на двоичные информационные биты.

В частности, в устройстве кодирования, в котором осуществляют LDPC кодирование, сначала вычисляют порождающую матрицу G, которая удовлетворяет равенству GH^T=0 относительно транспонированной матрицы H^T для проверочной матрицы Н и порождающей матрицы G. Здесь, если размеры порождающей матрицы G равны K×N, то в устройстве кодирования умножают строку битов (вектор u), которая состоит из K информационных бит, на порождающую матрицу G, в результате чего получают кодовое слово с (=uG), содержащее N бит. Кодовое слово (LDPC-код), полученное в устройстве кодирования, передают по заранее заданному каналу связи и получают на приемной стороне.

LDPC-код можно декодировать с помощью алгоритма, называемого вероятностным декодированием и предложенного Галлагером (Gallager), то есть алгоритма передачи сообщений с использованием распространения надежности на, так называем