Технология создания соединений сквозь матрицу ячеек памяти в энергонезависимом запоминающем устройстве

Технология создания соединений сквозь матрицу ячеек памяти в энергонезависимом запоминающем устройстве

Иллюстрации

Показать все

Реферат

Область техники, к которой относится изобретение

Настоящее изобретение в общем относится к технологиям создания одного или нескольких соединительных каналов/линий, используемых в энергонезависимом запоминающем устройстве. Более конкретно, настоящее изобретение в общем относится к технологиям, в соответствии с которыми один или несколько каналов, используемых в энергонезависимом запоминающем устройстве, прокладывают через сквозное отверстие в матрице ячеек памяти, позволяющее получить доступ к нижележащим схемам. Рассмотрены также запоминающие устройства, использующие такие технологии, и способ создания таких сквозных отверстий и соединений в них.

Уровень техники

В технике известно множество типов полупроводниковых запоминающих устройств. Некоторые типы запоминающих устройств являются энергозависимыми и теряют записанную в них информацию в случае выключения питания. Другие типы запоминающих устройств являются энергонезависимыми и сохраняют информацию даже после отключения питания. Устройство флэш-памяти представляет собой один из видов энергонезависимых запоминающих устройств. В общем случае, в устройстве флэш-памяти сохраняют электрический заряд в области накопления заряда в ячейке памяти. В ячейке памяти с плавающим затвором для хранения заряда может быть использован электропроводный плавающий затвор, расположенный между управляющим затвором и каналом полевого транзистора структуры металл-оксид-полупроводник (МОП-транзистор (metal oxide semiconductor field effect transistor (MOSFET))). В ячейке флэш-памяти с ловушкой заряда (charge trap flash (CTF) cell) для сохранения затвора между управляющим затвором и каналом полевого МОП-транзистора может быть использован слой неэлектропроводного материала, такой как пленка нитрида. Пороговое напряжение ячейки флэш-памяти на основе МОП-транзистора можно изменять путем изменения количества заряда, находящегося в области накопления заряда в ячейке, и это пороговое напряжение можно использовать для индикации величины, записанной в этой ячейке.

Одной из архитектур, обычно используемых для устройств флэш-памяти, является логическая архитектура «И-НЕ» (NOT AND (NAND)). В типовой архитектуре И-НЕ две или более ячейки флэш-памяти соединены одна с другой исток к стоку, так что образована цепочка или блок ячеек памяти. Управляющие затворы индивидуальных ячеек соединены с линиями доступа (например, глобальными линиями управления), такими как числовые (словарные) шины. Вентили выбора, например, вентили выбора в цепи истока (select gate source (SGS)), вентили выбора в цепи стока (select gate drain (SGD) и т.п.) могут представлять собой полевые МОП-транзисторы (MOSFET), соединенные с каждым концом цепочки И-НЕ и соединяющие эту цепочку И-НЕ с истоковой шиной на одном конце цепочки и с шиной данных (например, разрядной шиной) на другом конце.

Некоторые устройства флэш-памяти типа И-НЕ содержат пакеты ячеек флэш-памяти, которые могут быть расположены одна над другой в вертикальном направлении (например, в вертикальных цепочках И-НЕ) и, в качестве опции, в трех измерениях (например, в трехмерных цепочках 3D И-НЕ (3D NAND)). В любом случае, такие устройства могут содержать пакет ячеек флэш-памяти, каждая из которых содержит исток, сток и канал, размещенные вертикально, так что эти ячейки расположены одна над другой для образования вертикальной цепочки (блока) И-НЕ. Вертикальная цепочка И-НЕ может быть расположена поверх одного из вентилей выбора (например, вентиля выбора в цепи стока (SGD), вентиля выбора в цепи истока (SGS) и т.п.), а другой вентиль выбора (например, вентиль SGD или вентиль SGS) может быть расположен поверх вертикальной цепочки И-НЕ.

Для удовлетворения потребности в более высокой емкости памяти разработчики и конструкторы запоминающих устройств постоянно прилагают усилия для повышения плотности размещения ячеек памяти, т.е. для увеличения числа ячеек памяти, находящихся в пределах конкретной области кристалла интегральной схемы. Один из способов увеличения плотности размещения ячеек памяти состоит в уменьшении размеров характерных элементов индивидуальных ячеек памяти и тем самым в уменьшении общего размера самих ячеек памяти. Хотя такой подход способен увеличить число ячеек памяти, которые можно разметить в некой конкретной области, уменьшение размеров элементов ячеек памяти может увеличить риск выхода устройства из строя и утечки заряда. Другой механизм увеличения плотности размещения ячеек памяти состоит в том, чтобы формировать вертикальные цепочки И-НЕ, как это отмечено выше. В таких случаях плотность размещения ячеек памяти может быть практически ограничена соображениями относительно размеров блока, которые могут возникать при проектировании, могут быть указаны в стандарте или могут представлять собой сочетание этих факторов. Подобно традиционным (например, планарным) устройствам типа И-НЕ плотность компоновки устройств И-НЕ вертикального типа может быть увеличена путем уменьшения размеров характерных элементов ячеек памяти в каждой вертикальной цепочке типа И-НЕ.

В любом случае увеличение плотности размещения ячеек памяти в матрице ячеек памяти типа И-НЕ может вызвать проблемы с маршрутизацией и созданием соединений разного рода линий доступа (например, числовых (словарных) шин), шин данных (например, разрядных шин) и других (например, истоковых, стоковых и т.п.) линий/каналов, которые могут быть использованы в устройстве. Это особенно справедливо, когда требования проектирования и/или стандарт ограничивают высоту блока в устройстве. Как будет рассмотрено ниже, технологии согласно настоящему изобретению направлены на решение различных аспектов этой проблемы, например, путем создания возможных альтернативных конфигураций соединений для энергонезависимых запоминающих устройств, таких как вертикальные и/или трехмерные (3D) устройства типа И-НЕ.

Краткое описание чертежей

Признаки и преимущества вариантов заявляемого предмета изобретения станут очевидными из последующего подробного описания и ссылок на чертежи, где одинаковые цифровые позиционные обозначения присвоены подобным компонентам и где:

Фиг. 1 иллюстрирует вид в разрезе ячеек памяти в одном примере матрицы ячеек памяти согласно настоящему изобретению.

Фиг. 2A представляет один вид примера схемы соединений для матрицы ячеек памяти в энергонезависимом запоминающем устройстве;

Фиг. 2B представляет другой вид примера схемы соединений для матрицы ячеек памяти в энергонезависимом запоминающем устройстве;

Фиг. 3 представляет пример схемы соединений для матрицы ячеек памяти в энергонезависимом запоминающем устройстве;

Фиг. 4 представляет логическую схему примера способа формирования проходящего сквозь матрицу ячеек памяти канала согласно настоящему изобретению;

Фиг. 5A-5F представляют пошаговую иллюстрацию одного примера способа формирования проходящего сквозь матрицу ячеек памяти канала согласно настоящему изобретению.

Фиг. 6 представляет упрощенную блок-схему одного примера запоминающего устройства, соединенного с корпусом, в качестве составной части электронной системы согласно настоящему изобретению.

Подробное описание

В последующем описании ссылки сделаны на прилагаемые чертежи, которые составляют часть этого описания и которые иллюстрируют различные примеры вариантов. Здесь подчеркивается, что иллюстрируемые варианты приведены только в качестве примеров, так что можно представить себе и другие варианты, отличные от описываемых здесь, но тем не менее подпадающие под действие настоящего изобретения. Такие другие варианты могут содержать структурные, логические и электрические изменения относительно иллюстрируемых вариантов, которые (изменения) могут быть сделаны, не отклоняясь от объема настоящего изобретения.

В контексте настоящего изобретения термин «полупроводник» следует понимать как обозначающий какую-либо полупроводниковую структуру, включая, но не ограничиваюсь, структуры в форме слоя материала, пластины или подложки. Без ограничений, термин «полупроводник» можно понимать как охватывающий технологию «кремний на сапфире» (silicon on sapphire (SOS)), технологию «кремний на диэлектрике» (silicon on insulator (SOI)), технологию тонкопленочных транзисторов (thin film transistor (TFT)), легированные и нелегированные полупроводники, эпитаксиальные слои кремния на базовой полупроводниковой структуре, другие полупроводниковые структуры, известные специалистам в рассматриваемой области, сочетания таких структур и т.п. Следует также понимать, что когда здесь используется термин «полупроводник», к рассматриваемому моменту уже могли быть выполнены разнообразные технологические операции для формирования областей, переходов и т.п. в структуре полупроводника.

Как используется здесь, прилагательные, указывающие направление, следует понимать как указание направления относительно поверхности подложки, на которой выполнен элемент (например, ячейка памяти). Например, под вертикальной структурой следует понимать структуру, выступающую прочь от поверхности подложки, на которой эта структура выполнена, так что нижний конец структуры находится рядом с поверхностью подложки. Следует также понимать, что вертикальная структура не должна быть обязательно перпендикулярной поверхности подложки, на которой она выполнена, и что к вертикальным структурам относятся также структуры, выступающие наклонно относительно подложки.

Стремление повысить плотность размещения ячеек памяти в энергонезависимом запоминающем устройстве подталкивает разработчиков запоминающих устройств к увеличению числа ячеек памяти, размещенных в пределах конкретной рассматриваемой области. По мере увеличения плотности размещения ячеек памяти становится все труднее прокладывать и выполнять различные линии доступа, шины данных и другие линии и шины, необходимые для работы устройства, без нежелательного неблагоприятного воздействия на характеристики устройства. Хотя можно добавить дополнительные соединительные и маршрутные каналы для энергонезависимого запоминающего устройства, например, выше или ниже матрицы ячеек памяти, для этого может быть необходимо увеличить высоту блока устройства, чтобы разместить такие каналы. В ситуациях, когда высота блока ограничена, например, в соответствии с техническим заданием или другими требованиями к проектированию, увеличение высоты блока может быть недопустимым или может оказаться нежелательным по какой-либо иной причине.

Настоящее изобретение направлено на решение этих проблем путем создания технологий, которые предоставили бы альтернативные механизмы для прокладки одной или нескольких линий доступа, шин данных и других линий и шин, которые могут быть использованы в энергонезависимом запоминающем устройстве. В общем случае, описываемые здесь технологии предлагают альтернативные механизмы для прокладки одной или нескольких шин или линий от контактов/дорожек, находящихся над матрицей ячеек памяти, к одному или нескольким контактам, расположенным ниже матрицы ячеек памяти, таким как контакты драйвера цепочки или другой поддерживающей схемы (например, комплементарной схемы металл-оксид полупроводник (КМОП (CMOS))), которая может быть выполнена посредством технологии «КМОП под матрицей» (CMOS under array (CUA)). Более конкретно, описываемые здесь технологии получают выигрыш от использования одного или нескольких сквозных отверстий, которые могут быть созданы сквозь часть матрицы ячеек памяти, например, в области собственно матрицы ячеек памяти и/или в периферийной области, чтобы обеспечить доступ к областям/схемам, которые могут быть выполнены под матрицей ячеек памяти. В таких сквозных отверстиях могут быть выполнены один или несколько каналов, заполненных электропроводным материалом, чтобы обеспечить электрическое соединение различных линий и шин со схемой, выполненной под матрицей ячеек памяти.

Ссылки теперь будут сделаны на Фиг. 1, которая иллюстрирует вид в разрезе ячеек памяти одного из примеров матрицы ячеек памяти, соответствующей настоящему изобретению. Как показано, матрица 100 ячеек памяти (далее, «матрица 100») содержит несколько ячеек памяти, выполненных в виде совокупности нескольких цепочек 112_1…4 ячеек памяти, расположенных в соответствии с конфигурацией И-НЕ. Таким образом, можно понять, что на Фиг. 1 изображены ячейки памяти для одного примера запоминающего устройства типа И-НЕ согласно настоящему изобретению. Как показано, запоминающее устройство 100 содержит вентили 110 выбора в цепи истока ("SGS") и вентили 104 выбора в цепи стока ("SGD"), каждый из которых соединен с одной из цепочек 112_1…4 ячеек памяти. Вентилем SGS 110 можно управлять посредством шины управления SGS, а вентилем SGD 104 можно управлять посредством шины управления SGD (не показано). В общем случае, вентиль SGD 104 и вентиль SGS 110 могут получать напряжение смещения во время выполнения одной или нескольких операций с запоминающим устройством 100 (например, операции считывания, операции записи, операции стирания и т.п.) с целью активизации и деактивации ячеек памяти или цепочек (блоков) таких ячеек во время выполнения указанных операций по отдельности или в сочетании с управляемым смещением вентиля 132 выбора цепочки, что будет описано ниже.

Цепочки 112_1…4 в этом варианте выполнены в виде свернутой структуры, так что первая часть каждой цепочки расположена вдоль первого столбца 138₁, а вторая часть этой же цепочки расположена вдоль соседнего (например, второго) столбца 138₂. В этом смысле можно понимать, что «столбцы» 138₁, 138₂ охватывают цепочки ячеек памяти организованных в виде цепочки типа И-НЕ.

Цепочки 112_1…4 построены в свернутой (например, U-образной) конфигурации и могут содержать несколько (например, 8, 16, 32 и т.д.) ячеек памяти. В качестве примера, каждая из цепочек 112_1…4 может содержать восемь (8) ячеек памяти, где четыре ячейки памяти выполнены вдоль одного вертикального столбца (например, столбца 112₁) и четыре ячейки памяти выполнены вдоль соседнего столбца ячеек памяти (например, столбца 112₂), образуя тем самым U-образную структуру. Запоминающие устройства типа И-НЕ согласно настоящему изобретению могут содержать две или более таких U-образных цепочек, выполненных одна рядом с другой. Запоминающее устройство 100 может также содержать вентиль 132 выбора цепочки (string select gate (SSG)), который может быть выполнен между концами каждой из цепочек 112_1…4.

Как далее показано на Фиг. 1, в разнообразных вариантах цепочки 112_1…4 могут быть присоединены между шиной 116 данных (например, разрядной шиной) и двумя истоковыми шинами 114_1,2, например, в контактных точках 144 разрядных шин и в контактных точках 142 истоковых шин. Соединением цепочки с разрядной шиной можно управлять посредством вентиля SSG 132, который может быть выполнен из электропроводного материала, такого как поликристаллический кремний. В общем случае, вентиль SSG 132 может получать смещение (быть активизирован) для соединения и/или разъединения первого конца выбранной цепочки 112_1…4 с шиной 116 данных (разрядной шиной) и другого конца выбранной цепочки с истоковой шины 114_1,2.

Следует понимать, что на Фиг. 1 показана только часть запоминающего устройства 100 и цепочек (блоков) 112_1…4, и что энергонезависимые запоминающие устройства согласно настоящему изобретению не ограничиваются показанной конфигурацией. Действительно, запоминающее устройство 100 может содержать матрицу ячеек памяти, в состав которой входят больше или меньше цепочек (блоков) И-НЕ, чем это показано на Фиг. 1 в виде цепочек 112_1…4. Более того, каждая цепочка может содержать больше или меньше, чем восемь ячеек памяти, какие-либо или все из которых могут быть соединены числовыми (словарными) шинами 102_0…7 или другими числовыми шинами (не показаны). Например, в каждой из цепочек 112_1…4 и/или в одной или нескольких дополнительных цепочках могут располагаться структуры дополнительных ячеек памяти. Такие дополнительные ячейки памяти могут содержать активные или неактивные (холостые) ячейки памяти, такие как описанные в заявке, опубликованной через 18 месяцев после даты приоритета (U.S. Pre-Grant Publication No. 2009/0168519). Действительно, в некоторых вариантах запоминающие устройства, описываемые здесь, могут представлять собой запоминающее устройство типа И-НЕ, которое содержит матрицу ячеек памяти, имеющую в составе 2ⁿ ячеек памяти, где n - целое число.

Как далее показано на Фиг. 1, запоминающее устройство 100 может дополнительно содержать структуру 124 для накопления и хранения заряда и канальную структуру 126. Структура 124 для накопления и хранения заряда может иметь форму одного или несколько непрерывных слоев, проходящих сквозь цепочки 112_1…4 ячеек памяти, как показано. В некоторых вариантах, структура 124 для накопления и хранения заряда может содержать первый оксидный слой, слой нитрида поверх этого первого оксидного слоя и второй оксидный слой поверх слоя нитрида (все не показаны). Запоминающее устройство 100 может также содержать плоские затворы, которые на Фиг. 1 показаны, как несколько управляющих затворов 140_1…4, каждый из которых может быть выполнен под цепочкой 112_1…4 ячеек памяти. Без ограничений, управляющие затворы 140_1…4 могут составлять часть схемы под матрицей ячеек 112_1…4 памяти, которая может быть использована для управления цепочками 112_1…4 ячеек памяти. Соответственно, управляющие затворы 140_1…4 могут составлять часть драйверов числовых шин, которые могут быть выполнены под цепочками 112_1…4 ячеек памяти и которые могут быть изготовлены по какой-либо подходящей технологии, такой как технология «КМОП под матрицей».

Хотя это не показано на чертежах, ячейки памяти запоминающего устройства 200 могут быть расположены в виде объемной трехмерной структуры (3D), так что они образуют 3D-матрицу ячеек памяти. Например, вентили SGS 110_1-2, SGD 104_1-2 и вентили 132_1…5 выбора цепочки ("SSG") могут быть повторены как сзади (например, ниже), так и спереди (например, выше) относительно плоскости, показанной на Фиг. 1. Шины управления для таких вентилей также проходить перед или ниже плоскости, показанной на Фиг. 1. Более конкретно, можно понимать в таких вариантах, что числовые шины 102_0…7 (в совокупность которых, могут входить линии доступа и локально структуры управляющих затворов каждой ячейки памяти) входят в и выходят из плоскости матрицы ячеек памяти из состава запоминающего устройства 100. Аналогично, вентили SGD 104_1,2 SGS 110_1-2 и SSG 132_1…5 (каждый из которых может функционировать в качестве управляющей структуры локально в каждой цепочке 112_1…4) могут также содержать шину сигнала управления, проходящую сквозь плоскость Фиг. 1. Плоский затвор (например, управляющие затворы 140_1…4) может быть также повторен в трехмерной 3D-матрице.

Следует отметить, что целью Фиг. 1 является иллюстрация одной из конфигураций матрицы ячеек памяти типа И-НЕ, которая может быть использована согласно настоящему изобретению. Следует понимать, что настоящее изобретение предполагает использование различных видов энергонезависимых запоминающих устройств, включая запоминающее устройство типа И-НЕ, конфигурированное способом, отличным от запоминающего устройства 100, показанного на Фиг. 1, равно как и запоминающее устройство с архитектурой ИЛИ-НЕ (NOR). В любом случае, дополнительная информация относительно запоминающего устройства 100 и способов изготовления такого запоминающего устройства может быть найдена в патенте США No. 8,681,555, все содержание которого включено сюда посредством ссылки во всей своей полноте.

На Фиг. 2A и 2B, где приведены различные виды схемы прокладки линий доступа в матрице ячеек памяти для энергонезависимого запоминающего устройства согласно настоящему изобретению. Как применяется здесь, термины «линия доступа», «шины управления» и маршрутная линия используются взаимозаменяемо для обозначения линий и шин, которые могут быть использованы для передачи сигналов к и от одного или нескольких компонентов энергонезависимого запоминающего устройства. Линии доступа/управления могут поэтому представлять собой линии/каналы, которые могут быть использованы для передачи сигналов к и от одного или нескольким вентилей (например, вентилей выбора в цепи истока, вентилей выбора в цепи стока и т.п.), одну или несколько числовых (словарных) шин, могут входить в состав одной или нескольких ячеек памяти, драйверных схем, сочетаний таких схем и т.п., которые могут быть применены в энергонезависимом запоминающем устройстве. Как можно ожидать, линии доступа могут быть проложены через один или несколько каналов, созданных в энергонезависимом запоминающем устройстве.

Следует также отметить, что в целях иллюстрации схемы соединений, приведенные на Фиг. 2A и 2B, показывают пример, где энергонезависимое запоминающее устройство содержит несколько матриц ячеек памяти («плиток»), имеющих в составе цепочки (блоки) ячеек памяти, которыми могут управлять расположенные под ними драйверные схемы, совместно используемые каждой матрицей ячеек памяти. При таком подходе можно понимать, что на Фиг. 2A и 2B показаны разные виды схемы соединений для энергонезависимого запоминающего устройства (например, вертикального запоминающего устройства типа И-НЕ), использующего архитектуру с общим драйвером числовых (словарных) шин, который может быть создан под соответствующими матрицами ячеек памяти с применением технологии CUA. Одной из целей Фиг. 2A и 2B является иллюстрация различных проблем, с которыми можно столкнуться при прокладке различных линий доступа, шин данных и т.п., какие могут быть использованы в таком устройстве. Следует подчеркнуть, что такая иллюстрация является всего лишь примером, и что описываемые здесь технологии могут быть использованы в любом подходящем энергонезависимом запоминающем устройстве.

Как показано на Фиг. 2A и B, запоминающее устройство 200 может содержать несколько матриц ячеек памяти («плиток»). Эту концепцию иллюстрирует Фиг. 2, где показано запоминающее устройство 200, содержащее первую матрицу 203₁ ячеек памяти (плитку) и вторую матрицу (плитку) 203₂ ячеек памяти. Каждая матрица (плитка) 203₁, 203₂ ячеек памяти может быть в форме вертикальной матрицы ячеек памяти, такой, какая может быть использована в вертикальной или трехмерной (3D) архитектуре И-НЕ. В такой структуре каждая матрица 203₁, 203₂ ячеек памяти может содержать и/или может быть соединена с несколькими соответствующими каналами 204, к каждому из которых можно обращаться и получать доступ или управлять с использованием одного или нескольких электродов 205 линий доступа (числовых шин). Электроды 205 числовых шин могут быть соединены с электропроводными (например, из металла или поликристаллического кремния и т.п.) каналами (соединительные линии) 202, которые в свою очередь могут быть соединены с электропроводными соединениями 201, расположенными в области над матрицами 203_1,2 ячеек памяти. Для облегчения создания соединений и прокладки электропроводных каналов (линий) 202 электроды 205 числовых (словарных) шин могут быть выполнены в виде многоярусной структуры, как показано на Фиг. 2A. Электропроводные каналы 202 могут также соединять электроды 205 числовых шин с одной или несколькими линиями доступа (числовыми шинами) и управления, например, через контакты 212 числовых (словарных) шин.

Описанную выше концепцию иллюстрирует Фиг. 2A, где показаны электропроводные линии 202 в виде соединений с первыми числовыми управляющими шинами 206 и/или вторыми числовыми управляющими шинами 207, которые в этом случае расположены в области под матрицами 203_1,2 ячеек памяти. Запоминающее устройство 200 может также содержать соединительные элементы 209, которые могут быть выполнены из электропроводного материала и могут служить для электрического соединения двух или более электропроводных линий 202 и/или других компонентов запоминающего устройства 200 одного с другим.

Первые и/или вторые числовые управляющие шины 206, 207 могут быть соединены с драйверной схемой 208, как показано на Фиг. 2A и B. Как описано выше, драйверная схема 208 может совместно использоваться матрицами 203_1,2 ячеек памяти и может служить для управления цепочками (блоками) ячеек памяти. Драйверная схема 208 может быть поэтому в некоторых вариантах конфигурирована в форме общей драйверной архитектуры для числовых (словарных) шин, которая, например, может быть создана под матрицами 203_1,2 ячеек памяти посредством технологии CUA или каким-либо другим подходящим способом. Как показано на Фиг. 2B, первые и/или вторые числовые управляющие шины 206, 207 могут содержать, быть в форме и/или соединяться с соединительными каналами 213 схемы, которые могут быть электропроводными линиями (например, из металла, поликристаллического кремния или другого подобного материала, либо с содержанием электропроводного материала), обеспечивающими электрический контакт с драйверной схемой 208.

Как показано также на Фиг. 2B, запоминающее устройство 200 может содержать истоковые каналы 210, линии 211 вентилей SGS и линии 214 вентилей SGD. Истоковые каналы 210 могут быть выполнены из или содержать одну или несколько линий, имеющих в составе электропроводный материал, (например, металл, поликристаллический кремний и т.п.) и могут служить для соединения соответствующих вентилей SGS и SGD с драйверными схемами 208 или другими подходящими компонентами.

Как можно видеть на Фиг. 2A и 2B, разнообразные линии, шины и каналы, используемые в запоминающем устройстве 200, могут быть проложены в пределах высоты Н блока. В иллюстрируемых вариантах, например, числовые шины 206, 207, истоковые шины 210, линии 211 вентилей SGS и линии 214 вентилей SGD могут быть соединены с электропроводными линиями 202 и/или соединениями 209, некоторые или все из которых могут быть проложены к драйверной схеме 208. Более конкретно одна или несколько линий доступа могут быть проложены выше или ниже матриц 203_1,2 ячеек памяти, т.е. в пределах высоты H блока в запоминающем устройстве 200. Хотя прокладка линий таким способом может быть эффективной, поскольку плотность размещения ячеек памяти увеличивается, могут потребоваться дополнительные линии доступа. Прокладка дополнительных линий доступа может быть затруднена или вообще невозможна, если высота Н блока ограничена, например, из-за требований к проектированию и/или норм стандарта, которые регламентируют максимальную высоту блока. Эту концепцию иллюстрирует Фиг. 2B, на котором показано, что линии 214 вентилей SGD не имеют соединения с драйверной схемой 213, например, в области 215. Как указано выше, линии 214 вентилей SGD могут быть проложены выше или ниже матриц 203₁ или 203₂ ячеек памяти, но для этого может потребоваться увеличить высоту H блока, что может оказаться нежелательным.

Обратимся теперь к Фиг. 3, где представлена альтернативная схема соединений для энергонезависимого запоминающего устройства согласно настоящему изобретению. Как показано на чертеже, запоминающее устройство 300 содержит много таких же компонентов, как и запоминающее устройство 200, показанное на Фиг. 2A и B. Когда природа и функции элементов, показанных на Фиг. 3, являются такими же, как функции и природа элементов, представленных на Фиг. 2A и B, такие элементы здесь, для краткости, повторно описаны не будут. С этой точки зрения запоминающее устройство 300 отличается от запоминающего устройства 200 тем, что оно содержит области 301₁, 301₂ сквозных отверстий в матрице, которые могут быть выполнены в соответствующих участках 302₁, 302₂ запоминающего устройства 300. В некоторых вариантов один или оба участка 302₁, 302₂ могут соответствовать области матрицы ячеек памяти в составе запоминающего устройства 300, т.е. области запоминающего устройства по меньшей мере частично занятой матрицей ячеек памяти, например, матрицей 203₁, 203₂ ячеек памяти, показанной на Фиг. 2A (не показана на Фиг. 3). В качестве альтернативы, один или оба участка 302₁, 302₂ могут соответствовать периферийной области запоминающего устройства 300, т.е. области запоминающего устройства 300, которая может быть создана вне и/или вокруг области матрицы ячеек памяти. В некоторых вариантах энергонезависимое запоминающее устройство может иметь общую площадь A, а термин «область матрицы ячеек памяти» может относиться к области, занятой матрицей ячеек памяти, в пределах этой области A. В таких случаях термин «периферийная область» может относиться к области в пределах площади A, которая (область) находится вне области матрицы ячеек памяти и которая может проходить от края области матрицы ячеек памяти на расстояние около 30% (например, примерно 25%, примерно 20%, примерно 15%) размера площади A. В некоторых вариантах периферийная область энергонезависимого запоминающего устройства имеет протяженность от некоторой величины больше 0 до примерно 25% общей площади A запоминающего устройства.

Без ограничений, в некоторых вариантах один или оба участка 302₁, 302₂ соответствуют периферийной области запоминающего устройства 300. В любом случае один или несколько сквозных каналов 303 могут быть выполнены в областях 301₁, 302₂ сквозных отверстий для соединения одного или нескольких каналов и соответствующих линий доступа запоминающего устройства с драйверной схемой 208. Например, в иллюстрируемом варианте линии 214 вентилей SGD могут быть соединены с драйверной схемой 208 или с другими компонентами запоминающего устройства 300 через сквозные каналы 303.

Следует отметить, что в целях иллюстрации и облегчения понимания на Фиг. 3 показана схема соединений, в которой линии 214 вентилей SGD могут быть соединены с драйверной схемой 208 или другими компонентами запоминающего устройства 300 посредством сквозных каналов 303. Необходимо подчеркнуть, что этот пример является только иллюстрацией, так что одна, все или какое-либо сочетание линий доступа для запоминающего устройства 300 (или 200) могут быть соединены с соответствующими компонентами посредством одного или нескольких сквозных каналов 303, выполненных через участки 302₁, 302₂ сквозных отверстий. Действительно, в некоторых вариантах один или несколько сквозных каналов 303 могут быть использованы для прокладки линий 214 вентилей SGD, соединительных каналов 213 схемы, линии 211 вентилей SGS, истоковых каналов 210, числовых управляющих шин 206, 207, сочетаний этих элементов и т.п. к соответствующим компонентам запоминающего устройства 300.

Как можно понять, прокладка различных линий доступа в энергонезависимом запоминающем устройстве с применением сквозных каналов 303 может позволить обойти пакет электродов числовых шин, который может быть использован в запоминающем устройстве 300, такой как, без ограничений, многоярусный пакет электродов 205 числовых шин в запоминающем устройстве 200, показанном на Фиг. 2B. Это может позволить осуществить доступ к драйверной схеме 208 и/или проложить дополнительные линии доступа без необходимости увеличения высоты H блока и, потенциально, без необходимости создавать и использовать дополнительные соединения для прокладки их вокруг других компонентов запоминающего устройства. Более конкретно использование сквозных отверстий 303, проходящих через матрицу ячеек памяти, открывает широкую дорогу к разнообразным альтернативным схемам соединений, которые могут обладать одним или несколькими преимуществами относительно других схем соединений, опирающихся на прокладку различных каналов выше и/или ниже матрицы ячеек памяти.

Следует снова отметить, что на Фиг. 2A, 2B и 3 показаны схемы прокладки соединений, которые могут быть конфигурированы для использования в энергонезависимом запоминающем устройстве, имеющем специальную конфигурацию матрицы ячеек памяти, топологию и расположенную под матрицей драйверную схему. Следует снова подчеркнуть, что такие иллюстрации предназначены служить только в качестве примеров и что технологии, описываемые здесь, могут быть использованы для того, чтобы позволить применить альтернативные технологии прокладки и создания соединений в самом широком спектре различных конфигураций энергонезависимых запоминающих устройств, включая, но не ограничиваясь, вертикальные и трехмерные (3D) конфигурации типа И-НЕ. Действительно, настоящее изобретение следует толковать как в широком смысле относящееся к использованию проходящих через матрицу ячеек памяти каналов/линий и ассоциированных с ними сквозных отверстий для осуществления функций прокладки и создания соединений в энергонезависимых запоминающих устройствах какого-либо подходящего типа.

Поэтому в некоторых вариантах настоящее изобретение относится к запоминающему устройству типа И-НЕ, содержащему область собственно матрицы ячеек памяти и область периферийных схем, где по меньшей мере одна матрица ячеек памяти, составленная из вертикальных цепочек ячеек памяти (например, вертикальных и/или трехмерных (3D) типа И-НЕ), выполнена в области собственно матрицы ячеек памяти и над драйверной схемой (например, драйверной схемой для цепочки) по меньшей мере для одной матрицы ячеек памяти, где это энергонезависимое запоминающее устройство содержит по меньшей мере одну область сквозных отверстий, проходящих через матрицу ячеек памяти, в которой имеется по меньшей мере один канал сквозь матрицу, конфигурированный для электрического соединения по меньшей мере одной линии доступа с драйверной схемой или с другим подходящим компонентом запоминающего устройстве. В этом контексте термин линия «доступа» означает одну или несколько шин управления (для вентилей SGS, SGD), истоковых шин, стоковых шин, числовых (словарных) шин и т.п., которые могут быть использованы в энергонезависимом запоминающем устройстве.

С учетом вышеизложенного другой аспект настоящего изобретения относится к проходящим сквозь матрицу ячеек памяти каналам в энергонезависимом запоминающем устройстве и к способам изготовления таких каналов. С этой целью ссылки теперь будут сделаны на Фиг. 4, где представлена логическая схема последовательности операций, которые могут быть выполнены в соответствии с одним из примеров способа создания проходящего сквозь матрицу ячеек памяти канала согласно настоящему изобретению. Для большей ясности и иллюстративности операции, показанные на Фиг. 4, будут описаны в сочетании с Фиг. 5А-5F, которые поэтапно иллюстрируют формирование примера проходящего сквозь матрицу ячеек памяти канала согласно настоящему изобретению в области собственно матрицы ячеек памяти и в периферийной области устройства типа И-НЕ. Хотя настоящее описание сосредоточено только на формировании сквозного отверстия через матрицу ячеек памяти, следует понимать, что сквозные отверстия через матрицу ячеек памяти согласно настоящему изобретению могут быть созданы до, после или во время формирования других компонентов энергонезависимого запоминающего устройства, включая одну или несколько матриц ячеек памяти, управляющие затворы, истоки, стоки, линии доступа и т.п. Без ограничений, проходящие сквозь матрицу ячеек памяти каналы согласно настоящему изобретению предпочтительно формируют в ходе выполнения других технологических операций, которые могут быть использованы для создания других компонентов энергонезависимого запоминающего устройства, например, с целью избежать или ограничить необходимость в дополнительных или других операциях маскирования, осаждения, очистки или других технологических операциях.

Как показано на Фиг. 4, способ 400 начинается с блока 401. После этого выполнение способа переходит к блоку 402, в котором может быть выполнена матрица ячеек памяти из состава энергонезависимого запоминающего устройства, например, на пластине или другом объекте. Эта матрица ячеек памяти может содержать область собственно матрицы ячеек памяти и периферийную область, как описано выше. Эту концепцию иллюстрирует Фиг. 5A, на котором показана область 501 собственно матрицы ячеек памяти и периферийная область 502 для части матрицы 500 ячеек памяти. Как показано, область 501 собственно матрицы ячеек памяти и периферийная область 502 могут содержать чередующиеся диэлектрические слои 504 и электропроводные слои 505. Диэлектрические слои 504 могут быть выполнены из или содерж