Устройство для суммирования чисел, использующее систему остаточных классов

Устройство для суммирования чисел, использующее систему остаточных классов

Иллюстрации

Показать все

Реферат

 

О ПИ САЙ М-Е

ИЗОБРЕТЕНИЯ

26875l

Союз Ссввскив

Социалистичвскил

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №вЂ”

Заявлено 28Л1.1967 (№ 1139662/18-24) с присоединением заявки №

Приоритет

Опубликовано 10.1V.1970. Бюллетень ¹ 14

Дата опубликования описания 27ХП.1970

Кл. 42m3, 7/42

МПК G 061

УДК 681.325.55(088.8) Комитет по делам изобретений и открытиб ори Совете Министров

СССР

Авторы изобретения

В. А. Луцкий и В. В. Овчинников

3 аявитель

УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ ЧИСЕЛ, ИСПОЛЬЗУЮЩЕЕ

СИСТЕМУ ОСТАТОЧНЫХ КЛАССОВ

j1

Изобретение относится к устройствам вычислительной техники и в частности к уст ройствам,:применяемым для суммирования чисел в цифровых вычислительных машинах, использующих систему остаточных классов с избыточным кодированием.

Известны сумматоры с основанием более

31, выполненные на матрицах. Недостаток этих сумматоров заключается в том, что при .величинах оонования более 59 матрицы сумматоров содержат более чем 5,6 . 10з элементов, и построить такие сумматоры невозможно.

Цель изобретения заключается в построении устройства для суммирования чисел, расширяющего диапазон окладываемых чисел, представленных в системе остаточных классов по любому основанию. Диапазон складываемых чисел определяется величиной наибольшего основания. Эта цель достигается тем, что устройство для суммирования чисел содержит многоразрядный комбинационный двоичный сумматор, выход которого подключен к комбинационной логической схеме и к выходу устройства через блок схем совпадения. Другой выход комбинационного сумматора подсоединен ко входу анализатора, выход которого подключен к первому входу блока схем совпадения, выход комбинационной логической схемы соединен со вторым входом блока схем совпадения.

Функциональная схема предложенного устройства приведена на чертеже.

5 Устройство состоит из многоразрядного комбинационного двоичного сумматора I многоразрядной комбинационной двоичной схемы

П, анализатора III и блока схем IV еовпадения. Сумматор 1 осуществляет операцию сум10 мирования исходных многоразрядных чисел, представленных в системе остаточных классов.

Выходы схем «И» 1 и2,8и4,5и6, 7и8, 9 и 10 подключены соответственно ко входам

15 схем «ИЛИ» II — 15. Прямой выход схемы

«ИЛИ» 11 подключен ко входу схемы «И» Iб, а инверсный — ко входу схемы «И» 17, объединенных схемой «ИЛИ» 18, являющейся выходом устройства. Прямой выход схемы «И»

20 19 подключен ко входам, схем «И» 20 — 28, а инверсный — ко входам схем «И» 24 — 27.

Прямой выход схемы «ИЛИ» 12 подключен ко входам схем «И» 27, 24, 21, 25, 22, 28, а инверсный выход — ко входу схемы «И» 20.

25 Прямой выход схемы «И» 28 подключен ко входу схем «И» 29 — 81, а аналогичный выход схемы «И» 82 подключен ко входам схем «И»

88 и 84.

Прямой выход схемы «ИЛИ» 18 подключен

Зо ко входам схем «И» 88, 24, 85, 25, 80, 84, 2б, 268751

81, 28, а инверсный — ко входам схем «И» 29 и 21. Прямой выход схемы «И» 86 подключен ко входам схем «И» 87 и 88, а аналогичный выход схемы «И» 39 — ко входам схем «И»

40 и 41. Прямой выход схем «ИЛИ» 14 подключен ко входам схем «И» 40, 85, 25, 84, 26, 38, 21, 28, а инверсный — ко входам схем «И»

87, 22 и 80. Прямой выход схемы «И» 42 подключен ко входу схемы «И» 43; прямой выход схемы «И» 44 — ко входу схемы «И» 45; прямой выход схемы «ИЛИ» 15 — ко входам схем «И» 45, 84 и 26, а инверсный — ко входам схем «И» 48, 88, 31, 28.

Схемы «И» 27 и 20; 21, 24, 29 и 88; 35, 25, 37, 30 и 40; 45, 41, 84, 26, 48, 88, 21 и 28 подключены ко входам схем «ИЛИ» 46 — 49, которые являются выходами первого двоичного сумматора I. Выходы сум матора I подсоединены к комбинационной схеме П и к блоку схем совпадения III в следующем порядке: прямой выход схемы «ИЛИ» 46 сумматора I соединен,со входами схем «И» 50 — 58, а инверсный — со входами схем «И» 54 — 60. Прямой выход схемы «ИЛИ» 47 сумматора I соединен со входами, схем «И» 55, 57, 52, 58, 59, 53 и 60, а инверсный — со входами схем «И»

51, 56, 61 и 62. Прямой;выход схемы «ИЛИ»

48 сумматора I соединен со входами схем «И»

61, 57, 62, 59, 53 и 60, à инверсный — со входами «схем» И 52, 58 и 68. Прямой, выход схемы «ИЛИ» 49 сумматора I соединен со входами cxBlM «И» 62, 68, 59, а инверсный — со входами |схем «И» 58 и 60 комбинационной схемы 11. Схемы «И» 54 и 50, 51, 55, 56, 52, 57, 58, 61 и 58, 59, 60, 62, 68 в комбинационной схеме ll объединены схемами «ИЛИ» 64 — 67, которые являются выходами комбинационной схемы П, преобразующей сигналы сумматора I. ,Выходы сумматора I и комбинационной схемы П подсоединены к блоку схем совпадения в следующем порядке: выходы схем

«ИЛИ» 46 — 49 сумматора 1 соединены со входами схем «И» 68 — 71 блока схем совпадения ПI, а выходы схем «ИЛИ» 64 6? сумматора 1 соединены со,входами схем «И» 72—

75 блока схем совпадения IП. В блоке схем совпадения Пl схемы 16 и 17, 68 и 72, 69 и 78, 70 и 74, 71 и 75 объединены схемами «ИЛИ»

l8, 76 — 79, которые являются выходами устройства соответственно в первом, втором, третьем, четвертом и пятом разрядах. К свободным входам схем «И» 17, 72 — 75 подключен прямой выход, а ко входам схем «И» 16, 68 — 71 — инверcíûé выход блока анализато,ра, в котором выполнены следующие соедине ия: схема «И» 80 подсоединена к схемам

«И» 81 — 84, которые:вместе со схемами «И»

85 — 88 объединены схемой «ИЛИ» 89, являющейся выходом блока анализаторов. На вход

"хемы «И» 80 подаются сигналы, инверсные зт переменных первых разрядов обоих слагаемых. Ко,входам схемы «И» 81 подсоединены выходы схем «ИЛИ» 13 — 15 и схемы «И» 80.

Ко входам схемы «И» 83 подключены выхо3

15 го

65 ды схем «ИЛИ» 15, 86, 28 и схемы «И» 80. Vо входам схемы «И» 84 подключены выходы схем «И» 42, 86, 18, 80. Ко входам схемы «И»

85 поданы сигналы переменных первых разрядов обоих слагаемых. Ко входам схемы «И»

86 подсоединены выходы схем «ИЛИ» 15 и

«И» 42. Ко входам схемы «И» 87 подсоединены выходы схем «ИЛИ» 15 и 14 и «И» 84. Ко входам схемы «И» 88 подключены выходы схем «ИЛИ» 13 — 15 и «И» 82. Схемы «И»

81 — 88 объединены схемой «ИЛИ» 89. Сигналы складываемых чисел подаются на входы схем «И» 1 — 10, 19, 28, 32, 86, 42, 44 в следующем порядке. На вход схемы «И» подаются сигналы инверсии от переменной первого .разряда одного слагаемого и переменной первого разряда другого слагаемого, на вход схемы «И» 2 — сигналы переменной первого раз ряда одного слагаемого и инверсии от переменного первого разряда другого слагаемого.

На вход схемы «И» 19 подаются сигналы переменных первых разрядов. На вход схемы

«И» 8,подаются сигналы инверсии от переменной вто|рого разряда одного слагаемого и переменной второго разряда другого слагаемого; на вход схемы «И» 4 —,сигналы переменной второго разряда одного слагаемого и инверсии от переменной второго, разряда другого слагаемого. На входы пар схем 5 и б, 7 и 8, 9 и 10 сигналы подаются аналогично для третьего, четвертого и пятого разрядов слагаемых. На входы схем «И» 28, 36 и 42 подаются соответственно сигналы переменных обоих слагаемых для второго, третьего и четвертого разрядов, а на входы схем «И» 82, 89 и 44 — сигналы инверсии от переменных оооих слагаемых для тех же разрядов.

В результате, после прохождения сигналов через схемы «ИЛИ» 11 — 15 и схемы «И» 19, 28, 32, 86, 89, 42, 44 на выходах последних появляются сигналы промежуточного результата суммирования, которые направляются на входы схем «И» 27, 20, 88, 24, 29, 21, 40, 85, 25, 87, 80, 22, 45, 41, 84, 26, 48, 88, 81, 28 и после прохождения на выходах схем 46 — 49 появляются сигналы результата суммы во втором— пятом разрядах сумматора I. Сигналы результата суммы в первом разряде появляются на выходе схемы «ИЛИ» 11 в прямом и инверсном коде и направляются прямосоответственно ко входам схем «И» 16 и 17 блока III.

Сигналы результата суммирования сумматора I поступают на входы схем «И» 54, 50, 55, 51, 56, 61, 57, 52, 58, 63, 62, 59, 53, 60 комбинационной схемы П. При прохождении сигналов через комбинационную схему II, на выходах схем «ИЛИ» 64 — 67 появляются сигналы результата вычитания из суммы, образованной в сумматоре 1 постоянного числа, равного ос,нованию устройства. Эти сигналы поступают на входы схем «И» 72 — 75 блока Пl схем совпадения, на другие входы которых поступают неинвертированные сигналы с выхода схемы анализатора. Сигналы результата суммирования сумматора I поступают на входы

268751

П р едм ет изобретения

Составитель Е. И. Иванеева

Редактор Н. С. Коган Техред Л. Я. Левина Корректоры; Е. Ласточкина и В Петрова

Заказ 2007112 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4)5

Типография, пр. Сапунова, 2 схем «И» о8 — 71, на другие входы которых поступают инверсные сигна"".û с выхода схемы

«ИЛИ» 89 блока 1V анализатора. Поэтому, если схема 89 анализатора находится в «единичном состоянии», открыты схемы «И» 17, 72 — 75, и на выход устройства поступают сигналы только с выходов комбинационной схемы; если схема 89 находится в «нулевом» состоянии, то на выход устройства поступают сигналы сумматора 1 и не проходят сигналы комбинационной схемы.

Блок IV анализаторов посылает неинвертированный сигнал с выхода схемы «ИЛИ» 89 только в том случае, если результат операции суммирования двух чисел в сумматоре 1 больше величины основания устройства (величина основания в данном случае 29). Следовательно, на выходе устройства появляются сигналы результата суммирования сумматора 1, если результат не превышает величины основания устройства, и сигналы результата комбинационной схемы 11, если результат суммирования сумматора 1 превышает величину основания устройства. Таким образом, выполняется операция суммирования по основанию чисел, представленных в системе счисления в остаточных классах. Основание устройства можно увеличивать без ограничений, прибавляя дополнительные схемы «И», «ИЛИ» в том же

5 порядке, какой показан в прилагаемом чертеже.

10 Устройство для суммирования чисел, использующее систему остаточных классов с избыточным кодированием информации, от,тичаюи1ееся тем, что, с целью расширения диапазона складываемых чисел, оно содержит ана15 лизатор, блок схем совпадения, комбинационную логическую схему и многоразрядный комФ бинационный двоичный сумматор, выход которого подключен к комбинационной логической схеме и к выходу устройства через блок

20 схем совпадения, другой выход комбинационного сумматора подсоединен ко входу анализатора, выход которого подключен к первому входу блока схем совпадения, выход комбинационной логической схемы соединен со вторым

25 входом блока схем совпадения.