Устройство для контроля микроэлектронных логических схем

Устройство для контроля микроэлектронных логических схем

Иллюстрации

Показать все

Реферат

 

273342

О П И С А Н И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Cmos Соеетских

Социалистических

Республик

Зависимое от авт. свидетельства ¹

Кл. 21е, 36/10

Заявлено 27.1.1969 (№ 1307055 18-24) с присоединением заявки №

Приоритет

Опубликовано 15.V1.1970. Бюллетень,¹ 20

Дата опубликования описания 18.IX.1970

Комитет по делам изобретений и открытий ори Совете Мииистров

СССР

МПК б Olr 31!28

УДК 621.327.53 (088.8) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОЭЛЕКТРОННЫХ

ЛОГИЧЕСКИХ СХЕМ

Изобретение относится к контрольно-измерительной технике. в частности к технике программируемых тестовых испытаний сложных микроэлектронных логических схем.

Известны устройства для контроля сложных микроэлектронных логических схем, содержащие блок управления, входной, выходной и запоминающий регистры, программируемый блок питания, амплитудный селектор, цифрову1о схему сравнения, формирователь входных сигналов, блок запуска, блок индикации, цифропечатающее устройство, устройства и вывода.

Недостатком известных устройств является либо полное отсутствие возможности проверки динамических характеристик проверяемых сложных логических схем, либо их возможности в этом отношении сильно ограничены сравнительно низким быстродействием устройств памяти и управления, которые не могут выполнять операций считывания, сравнения и записи тестовой информации с такой тактовой частотой, какая требуется для динамических испытаний проверяемых микроэлектронных логических узлов.

Цель изобретения — увеличение программной гибкости статических и динамических испытаний, расширение возможности динамических исследований микроэлектронных логических схем в наносекундном диапазоне и повышение эффективности его использования в лабораторных и производственных условиях.

Это достигается тем, что в предлагаемом устройстве дополнительно установлены вре5 менной селектор, входы которого подсоединены к выходам контролируемой схемы, а выходы — ко входам амплитудного селектора, и управляемая линия задержки, вход которой подключен к формпру 1ощему выходу блока

10 запуска, выход — к управляющему входу временного селектора и управляющий вход соединен с блоком управления.

На чертеже приведена функциональная блок-схема описываемого устройства.

1s Контрольно-диагностическая программа проверки микроэлектронной логической схемы

1 в виде магнитной ленты, перфоленты или другого носителя тестовой информации подается в устройство ввода 2, откуда с по2О мощью блока 3 управления записывается во входной 4 и выходной 5 регистры. Количество ячеек этих регистров равно соответственно максимальному числу входов и выходов проверяемых логических схем. В программе те2Б стовых испытаний имеются команды установления заданного режима по питанию, выбора требуемых уровней входных логических сигналов «0» и «1», уровней амплитудной селекции выходных сигналов и границ их времен3Q ной селекции. Эти команды из блока управ273342

60 ленин подаются соответственно в программируемый блок б питания, многоканальный формирователь 7 входных сигналов, амплитудный селектор 8 и управляемую линию 9 задержки.

После того, как во входной и выходной регистры введены логические комбинации входной и выходной части теста и выполнены все команды режима проверки, из блока 3 в блок

10 запуска поступает команда считывания.

В блоке запуска формируется сигнал считывания с требуемыми мощностью и фронтами, который со считывающего выхода подается одновременно на все управляющие входы многоканального формирователя входных сигналов, Одновременно с формирующего выхода блока запуска на вход линии задержки подается сигнал отсчета времени, который с выхода линии задержки в качестве команды запрета поступает на все управляющие входы многоканального временного селектора 11. На выходах проверяемой логической схемы сигналы реакции появляются с запаздыванием, зависящим от времени их задержки в цепях, которые подвергаются диагностической проверке в данном тесте.

Через временной селектор 11 в амплитудный селектор 8 могут пройти лищь те сигналы реакции на входной тест, которые появились на выходах проверяемой логической схемы

° раньше, чем во временной селектор 11 из управляемой линии 9 задержки поступит сигнал запрета. Сигналы, прошедшие через временной селектор, подвергаются амплитудному контролю в амплитудном селекторе 8. В запоминающий регистр 12, таким образом, проходят только те сигналы, которые удовлетворяют как временным, так и амплитудным требованиям, заложенным в программу испытаний. Динамические возможности предлагаемого устройства не зависят от скоростных качеств устройств памяти и управления или от тактовой частоты считывания тестов, а определяются, главным образом, крутизной фронтов, обеспечиваемых формирователем входных сигналов 7 и фронтом сигнала запрета, управляющего работой временного селектора 11.

При длительности фронтов этих сигналов менее 10 нсек (что достигается сравнительно легко) предлагаемое устройство позволяет исследовать динамические свойства сложных логических схем, рассчитанных на работу с тактовой частотой в несколько десятков мегагерц. Такими возможностями не обладает ни одно из известных устройств, в которых тактовая частота считывания тестов служит для проверки быстродействия испытываемых сложных логических схем.

Если линию задержки настроить на время задержки, большее, чем время прохождения информации через испытываемую логическую схему, то это равносильно проверке ее в статическом режиме.

4

Информация, накопленная в запоминающем регистре 12, вводится в цифровую схему сравнения 18, где сравнивается с требуемой реакцией для данного теста. Результаты сравнения выводятся в блок индикации 14, а также в выводное устройство 1о и далее — в цифропечатающее устройство 1б, при этом в случае несовпадения полученной и требуемой выходных реакций регистрируется номер ячейки несовпадения.

Так как каждый тест служит для проверки определенной части испытываемой сложной логической схемы, а ячейки запоминающего регистра соответствуют ее выходным цепям, то номер теста и номер ячейки несовпадения представляют собой диагностическую информацию для отыскания неисправной части логической схемы.

Многократное повторение тестовой программы с программируемым изменением режима питания испытываемой схемы, уровня входных сигналов, а также порогов временной и амплитудной селекции дает возможность не только проверить годность логической схемы, но и установить режимные и динамические границы ее работоспособности.

Помимо своего осноьного назначения — контроля микроэлектронных логических схем, логических узлов на интегральных схемах, больших интегральных схем, блоков вычислительных средств и т. и., устройство можно использовать также для контроля многослойных схем соединения.

Благодаря тому, что в предлагаемом устройстве динамические испытания сложных логических схем не связаны с тактовой частотой следования тестов, его работой можно управлять и вручную, и с помощью стандартных вводных устройств или с помощью автономной вычислительной машины, в зависимости от требований производительности проверки.

Предмет изобретения

Устройство для контроля микроэлектронных логических схем, содержащее блок управления, входной, выходной и запоминающий регистры, программируемый блок питания, амплитудный селектор, цифровую схему сравнения, формирователь входных сигналов, блок запуска, блок индикации, цифропечатающее устройство и устройства ввода и вывода, отличаюи ееся тем, что, с целью увеличения точности и эффективности контроля, в нем дополнительно установлены временной селектор, входы которого подсоединены к выходам контролируемой схемы, а выходы — ко входам амплитудного селектора, и управляемая линия задержки, вход которой подключен к формирующему выходу блока запуска, выход — к управляющему входу временного селектора и управляющий вход соединен с блоком управления.

273342

Составитель В. А. Комаров

Редактор В, 3. Хейфиц Техред А. А. Камышиикова Корректор С. А. Кузовенкова

Заказ 2503/1 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2