Цифровое специализированное устройство

Цифровое специализированное устройство

Иллюстрации

Показать все

Реферат

 

275526

Социалистических

Республик

Зависимое от авт. свидетельства №

Кл. 42m, 7/38

Заявлено 27.1.1969 (№ 1307042/18-24) с присоединением заявки №

ЯПК G 06f 7/38

УДК 681.3:51(088.8) Приоритет

Опубликовано 03.т111.1970. Бюллетень ¹ 22

Дата опубликования описания 9.XI.1970

Комитет по делам изобретений и открытий при Совете MHHNGTpOB

СССР

Автор изобретения

И. П. Кузнецов

Заявитель

ЦИФРОВОЕ СПЕЦИАЛИЗИРОВАННОЕ УСТРОЙСТВО

ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ

И АРИФМЕТИЧЕСКИХ ЗАДАЧ

Изобретение относится к области вычислительной техники.

Известны цифровые специализированные устройства для решения дифференциальных уравнений и арифметических задач, выполненные на интеграторах, содержащих соединенные между собой Y-регистр, R-регистр, линии задержки и логические элементы.

Однако известные устройства недостаточно быстродейственны и имеют невысокую точность вычисления при решении задач с большим числом операций умножения, деления.

В предложенном устройстве эти недостатки исключены.

Устройство отличается от известных тем, что в нем нулевые выходы триггеров R-регистра каждого интегратора через схему совпадений подключены к дополнительным входам управления одного или нескольких других интеграторов; входы управления каждого интегратора подключены ко входам группы последовательно соединенных и зашунтированных нормально замкнутыми ключами вентилей, свободный вход первого из которых подключен к выходу источника тактовых импульсов, а выход последнего соединен со входом считывания информации с R-регистра; единичные выходы триггеров Y-регистра соединены с установочными входами триггеров R-регистра через вентили переноса, вторые входы которых через линии задержки подключены ко входам приращения аргумента интегрируемых функций.

На фпг. 1 приведена схема устройства; на фпг. 2, а, б, в — интегратор и схема соединения интеграторов для вычисления функций АХВ и

А/В соответственно.

Цифровое специализированное устройство (см. фиг. 1) выполнено на цифровых интегра10 торах I,:<àëäûé пз которых имеет множество входов dY,.dYl,...,dY„2, dX,, dX,, .,dXÄ 8, множество выходов аЕ„,... dZ„4, множество входов управления 5, один вход тактовых импульсов б и один выход разрешения 7.

15 Выходы dZp — dZ„4 интеграторов соединены соответственно со входамп dXp НХ„с3 и

dZp — dZ 2 других интеграторов, а выходы разрешения 7 подсоединены к входам управления 5 других интеграторов. Ко входам 6

20 всех интеграторов подсоединен выход генератор" тактовых импульсов.

Каждый интегратор 1 содержит и-разрядный У-регистр 8, и-разрядный R-регистр 9, вентили управления 10 и переноса 11, линии

25 задержки 12, схемы совпадения 18 и ключи 14.

У-регистр имеет множество счетных входов

15, и множество единичных выходов 16 триггеров У-регистра. R-регистр имеет множество установочных входов 17, множество выходов

30 18, вход 19 считывания информации и множе275526 ство нулевых выходов 20 трпггеров R-регистр а. Счетные входы 15 1 -per IIc Tð а соединены с входами ЙУ,— dY„2, а выходы

18 R-регистра — с выходами dZo — дЛ„4.

Входы dXp — dX„8 интеграторов подсоединены ко входам линий задержки 12, а выходы линий задержки 12 — к одному из входов вентилей переноса 11. К другим входам вентилей переноса 11 подсоединены выходы 1б

У-регистра. Выходы вентилей переноса 11 подсоединены к установочным входам R-регистра. Выходы 20 R-регистра подсоединены к входам схемы совпадения И, а выход схемы совпадения 18 — к выходу разрешения 7.

Вентили управления 10 соединены одежду собой последовательно, так что один вход каждого вентиля соединен с выходом предыдущего, причем вход первого вентиля подсоединен к входу б, а выход последнего вентиля— к входу 19 считывания информации R-регистра. Вторые входы вентилей управления соединены с одним из входов управления 5. Первый вход и выход каждого вентиля управления 10 связаны между собой через ключ 14, который в нормальном состоянии замкнут.

Устройство работает следующим образом. — В Я-регистрах 9 и Y-регистрах 8 интеграторов 1 хранятся определенные числа Z и У, записанные в двоичной системе, причем их величина (ZJ, (1. Двоичное число, хра(1

2 нящееся в R-регистре 9, представляется в виде множества приращений определенных весов. Например, число 0,10101 представляется в виде трех приращений весов 2, 2 з и 2, эти приращения последовательно выдаются с соответствующих выходов dZ 4 интеграторов 1 и поступают на входы dX 8 и dY 2 других интеграторов 1. Каждый интегратор 1 последовательно принимает приращения определенных весов на своих входах dXo dX„8 и dYp — дУ„2 и перерабатывает их в приращения на выходах dZo dZ„4. При этом на каждый из входов dX 8 или dY,. 2 (где

i=0,1,..., и) поступает приращение только веса 2 . Каждое приращение на входе с(У, (где i=0,1,...., n) поступает на счетный вход 15 Y-регистра 8, который является счетчиком с множеством счетных входов 15, и вызывает увеличение его содержимого У на величину 2 -, т. е. действие Y= Y+2

Каждое приращение на входе dX;, 8 проходит через линии задержки 12, поступает на вентили переноса 11 и вызывает перенос содержимого Y-регистра 8 в R-регистр 9 со сдвигом на 1 разрядов вправо.

Например, если в Y-регистре 8 находилось число Y-, то приращение на входе dX 8 вызовет помещение в R-регистр 9 числа Y,"2 —, округленного до и-го младшего разряда. После этого производится последовательная выдача приращений с выходов dZo -dZ„4, начиная с приращения старшего веса.

4

Например, если в R-регистре 9 лежит число 0,10101, то вначале с выхода dZ 4 интегратора 1 выдается приращение веса 2 >, затем с его выхода ЙЛ; выдается приращение веса 2, и, наконец, с выхода dZ д выдается приращение веса 2 . При этом очередное приращение с выхода dZ 4 может быть выдано только после того, как будут произведены все действия, вызванные предыдущим приращением на выходе dZ 4, а также всеми приращениями на выходах dZ 4 других интеграторов, порожденными этим предыдущим приращением. Далее приращение на один из входов аХ 8 интегратора 1 может поступитьтолько после того, как все приращения будут выданы с выходов dZ 4. Это обеспечивается с помощью вентилей управления 10, схемы совпадения И и соединением выходов разрешения 7 одних интеграторов 1 с входами управления 5 других.

Разрешающий потенциал на выходе схемы совпадения 18 появляется только при наличии нулей во всех разрядах Я-регистра 9, т. е. при Z=O. Эти разрешающие потенциалы с выходов разрешения 7 интегратора 1 подаются на входы управления 5 других интеграторов и управляют прохождением импульса с выхода генератора тактовых импульсов Х через последовательно соединенные вентили управления 10 на вход считывания информации 19 R-регистра 9. Импульс, поступивший на вход 19, вызывает выдачу очередного приращения (наибольшего веса) с одного из выХОДОВ dZo — dZ» 4.

Интеграторы 1 собираются в схемы (схемы набора), в которых выходы dZ 4 одних интеграторов подсоединены ко входам dX 8 и

dY 2 других. Эти схемы определяют функцию, вычисляемую на специализированном устройстве.

Выходы разрешения 7 одних интеграторов 1 соединены с входами управления 5 других определенным образом. Правила такого соединения определяются схемой набора интеграторов. При этом подсоединение выходов разрешения 7 одного из интеграторов 1 ко входу управления 5 искомого интегратора 1 вызывает размыкание соответствующего ключа 14 (ключа 14, подключенного к вентилю 10, второй вход которого подсоединен к искомому входу управления 5 интегратора).

Перед рассмотрением правил соединения выходов разрешения 7 и входов управления 5 интеграторов 1 введем некоторые понятия.

Будем считать, что выход dZ 4 одного интегратора 1 подсоединен к входу dX 8 (или dY 2) другого интегратора 1, если каждый из выходов dZ; 4 для i=0,1,..., и первого интегратора 1 подсоединен к соответствующему входу dX,- 8 (или dY, 2) второго интегратора 1.

Назовем действия, вызываемые приращениями на входах dXo — dX„8 и d Yo d Y„2, реализацией приращений соответственно по входам dX 8 и dY 2. Будем считать, что при275526 ращение на выходе dZ 4 интегратора 1 реализовано, если опо реализовано по всем входам dX 8 и dY 2, к которым подсоединен выход d24.

Рассмотрим в схеме соединения интеграторов l некоторое отношение порядка. Будем считать, что интегратор II находится в отношении подчинения к интегратору 1 (т. е. 1> подчинен 1 ), если выход сЫ 4 интегратора 1> подсоединен к входу dX 8 интегратора II.

Обозначим такое отношение lq)II и будем считать это отношение транзитивным, т. е. если 1 р1 и 1:)1... то 1 )1ь B схеме соединения для каждого интегратора 1 существует два множества интеграторов (возможно пустых), первое — которым он подчинен, второе — которые подчинены ему.

Рассмотрим одно из правил подсоединения выходов разрешения 7 одних интеграторов 1 ко входам управления 5 других. К одному из входов управления 5 каждого интегратора 1 подсоединяются выходы разрешения 7 всех тех интеграторов 1, которые подчинены искомому интегратору 1.

Благодаря такому соединению реализация очередного приращения на выходе интегратора 1 возможна только при условии окончания действий реализации всех приращений на выходах интеграторов 1, которые подчинены искомому интегратору 1.

Если выход clZ 4 интегратора II подсоединен к входам dX 8 нескольких интеграторов 1, например 1 и 1,, то выходы разрешения 7 интеграторов l и 1> подсоединяются ко входам управления 5 интегратора I>, а выход разрешения 7 одного из интеграторов 1> или

1з подсоединяется ко входу управления 5, соответственно интегратора 1> или 1 . Пусть, например, выход разрешения 7 интегратора 1> подсоединен ко входу управления 5 интегратора 1>. Благодаря такому соединению реализация очередного приращения на выходе

dZ 4 интегратора 11 производится в следующей последовательности. Вначале это приращение реализуется на входе dX 8 интегратора 1 и производится реализация всех приращений, вызванных искомым приращением на выходе dZ 4 EIEITcl ðàòoðà Ig и на выходах всех интеграторов 1, которые подчинены интегратору 1>. Затем аналогичный процесс производится во множестве интеграторов 1, которые подчинены интегратору 1>.

Так как приращения, поступающие на входы dX< — dX„8 проходят через линию задержки 12, это обеспечивает еще одно правило реализации приращений, которое заключается в том, что, если выход dZ 4 одного интегратора 1 подсоединен ко входам аЛ 8 и дУ 2 нескольких интеграторов 1, -o вначале каждое приращение с ьыхода dZ 4 реализуется на входах clY 2 иптеграторов 1 и только после окончания этого действия на входах dX 8.

6

В качестве примеров рассмотрим схемы соединения интеграторов 1 для вычисления функций Ар,В, А/В и А.

Пример 1. Операции умножения А XB может быть выполнено с помощью устройства, схема набора интеграторов 1 которого показана на фиг. 2,б.

Перед началом вычисления в Y-регистры 8 интеграторов II, I> и 1 помещаются соответственно величины А, В и «О» в виде двоичных кодов, т. е.

А = а,2 + а, 2 — +... + а„2 —"

В=Ьо2 + " 2 + +bn 2 где а, ..., а„п bp..., bÄg (0,11. Вычисление начинается с поступления приращения веса 2О на вход dX 8 интегратора II. Это приращение вызывает перенос величины А из

Y-регистра 8 интегратора II в R-регистр 9 и последовательную реализацию приращений а 2,а 2,..., а„2 — по входу дХ 8 интегратора 1г. Каждое приращение а," 2 — на входе дХ, 8 интегратора 1 (где i=0,1,..., и) вызывает появление на выходе dZ 4 интегратора 1> множества приращений суммарной величины b,à; 2 + b, à,.2 +...+b а .

2 ", которые поступают на У-регистр.8 интегратора 1. и последовательно увеличивают его содержимое. В результате реализации всех приращений а;.2 — на входе dX 8 интеграто. ра 1 в У-регистре интегратора 1 накопится величина А . В, округленная до п разрядов.

В среднем на умножение требуется (— 1 l тактовых импульсов. Если делать частоту тактовых импульсов в 1,ига, что вполне допустимо при применении полупроводниковых элементов, то среднее время умножения 20-разрядных чисел (n=20) будет равно

100 мйсек.

Пример 2. Операция деления может быть выполнена с помощью специализированного устройства, показанного на фиг. 2,в.

Перед началом вычисления в У-регистры 8 интеграторов II, 1 и 1.- машины помещаются соответственно делимое А, делитель В и число <:О». Вычисление вызывается последовательным поступлением множества Sz приращений веса 2 О на вход dX 8 интегратора 1 .

Каждое 1-е приращение этого множества вызывает появление приращений суммарной величины А > X2 о на выходе интегратора 1, (где А > — величина в Y-регистре 8 интегратора 1 после реализации (1 — 1)-ro приращения множества So ). Величина А1 I><

Х2 о умножается с помощью интегратора II на величину В, и результат вычитается в интеграторе 1 пз А., т. е. А =AI I — В

XA1 > 2 . Так как перед началом вычисления Ао — — А, то А = А — В X 2 о (А+А,+.. ° +

+А I). Величийа А> убывает с ростом 1. Процесс вычисления заканчивается в том случае, 275526

Предмет изобретения

2О

Составитель Г. К Сорокин Редактор Л. А. Утехина Корректоры: Н. Л. Бронская, Е. Н. Миронова и О. Б. Тюрина

Заказ 3197/19 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

7 когда и старших разрядов величины А становятся равными «О», В результате вычисления (так как Ау —— О) — =2 о(А+А,+...+Ау I). о

В процессе вычисления приращения 2-в А . у с выхода интегратора 1 поступают на вход

dY 2 интегратора 1з, в Y-регистре 8 которого накапливается частное А/В. а

В среднем на деление требуется

2 тактовых импульсов (где j — число приращений множества So). Величину / можно оценить по следующим формулам. Так как А . = у (1 2-о . В)7.А =(1 — B)7 XА и А (2 — а то (1 — B)7 >, А(2 1 имеем /)п — 1. В этом случае для выполнения делений 20-разрядных чисел при тактовой частоте равной 1 Мгц ореднее время де/п, ления будет равно менее — )зхп=2000 мксек. 2)

Для ускорения деления необходимо при нормализации делать величину В как можно больше, а величину А — меньше, Цифровое специализированное устройство для решения дифференцHBJIbHbIx уравнений и арифметических задач, выполненное на интеграторах, содержащих соединенные между собой У-регистр, R-регистр, линии задержки и логические элементы, отлана ощееся тем, что, с целью повышения точности вычисления, 10 в нем нулевые выходы триггеров R-регистра каждого интегратора через схему совпадений подключены к дополнительным входам управления одного или нескольких других интеграторов; входы управления каждого ин15 тегратора подключены ко входам группы последовательно соединенных и зашунтированных нормально замкнутыми ключами вентилей, свободный вход первого из которых подключен к выходу источника тактовых им20 пульсов, а выход последнего соединен совходом считывания информации с R-регистра; единичные выходы триггеров Y-регистра соединены с установочными входами триггеров R-регистра через вентили переноса, вторые

25 входы которых через линии задержки подключены ко входам приращения аргумента интегрируемых функций.