Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОП ИСАЙИ Е 276I65

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Ссветскин

Социалистическнл

Республик ъз тотвюзнйя г-: т. нтно-тохнмческаф

Ел. ala, 37/02

Зависимое от авт. свидетельства ¹

Заявлено 25Л1.1969 (№ 1312705/18-24) с присоединением заявки №

Приоритет

Опубликовано 14.VI1.1970. Бюллетень № 23

Дата опубликования описания 8.Х.1970

Комитет по делам изобретений и аткрытиФ при Совете Министров

СССР

ЧПК G Ilc 11 00

УДК 681.327.02 (088.8) Авторы изобретения

В. В. Трифонов, С. А. Шонуров, В. А. Хмелевский, С. Р. Лемзяков

Е. К. Киселев и В. A. Платонов

Ленинградский электротехничсский институт им. В. И. Ульянова (Ленина) Заявитель

ЗАП ОМ И НАЮЩ ЕЕ УСТРО Й СТВО

Изобретение относится к цифровым запоминающим устройствам вычислительных машин, в частности, к многоканальным анализаторам.

Известны запоминающие устройства на ликиях задержки для многоканальных анализаторов импульсов, содержащие системы рецпркуляции, арифметическое устройство, синхрогенератор тактовых, маркерных и опорных импульсов, коммутатор-распределитель и коммутатор-объединитель. недостатком таких устройств является повышение тактовой частоты элементов запоминающего устройства и арифметического устройства в цепи нераспределенной последовательности импульсов, что затрудняет использование однотипных элементов в цепях линии задержки и арифметического устройства и делает невыполнимым устройство при отсутствии элементов, работающих на повышенной тактовой частоте. Кроме того, при наличии стабилизации величины задержки только у одной линии задержки трудно выполнить устойчивую циркуляцию кодов при дальнейшем увеличении числа линий задержки в запоминающем устройстве и при более жестких допусках па величину задержки.

B описываемом устройств каждая система рециркуляции содержит стабилизатор и сумматор, соединенный с выходом коммутаторараспределителя и со входом коммутатораобъединителя, при этом входы коммутаторов связаны с синхрогевератором, а стабилизатор задержки, обеспечивающий регулирование величины времени задержки сигналов, выпол5 нен, например, в виде нагревателя звукопровода линии задержки.

Такое «ыполненпе повышает быстродействие многоканального анализатора и упрощает его схемную реализацию.

10 11а фпг. 1 изображена блок-схема запоминающего устройства на акустических линиях задержки; на фиг. 2 — временная диаграмма цифрового запоминающего устройства на акустических линиях задержки.

15 В состав цифрового запоминак;щего устройства на акустических линиях задержки входят коммутатор-распределитель 1 сигналов приращения, четыре идентичные схемы 2 регенерации с сумматорами 8 приращений и ста20 билизаторами 4 отклонений времени задержки, коммутатор-объединитель 5, синхрогенератор б. Схема 2 регенерации совместно с сумматором 8 приращений и стабилизатором 4 отклонений времени задержки образуют ста25 билпзированную систему 7 рециркуляцпи.

Вход 8 коммутатора-распределителя 1 является входом запоминающего устройства, а выход 9 коммутатора-объединителя 5 — выходом запоминающего устройства. Коммута30 чор-распределитель 1 и коммутатор-объедини276165

3 тель 5 соединены с сумматорами 8 систем 7 рецпркуляц и. Входы 10 и 11 управления коммутатсра-распределителя 1 и коммутатораобъединителя 5 связаны с синхрогенератором

6; имеющим входы 12 — 14.

Функционир ет цифровое запоминающее устройство на акустических линиях задержки следующим образом. После подачи напряжения питания на устройство синхрогенератор 6 начинает вырабатывать периодические такговые импульсы 15, одинаковые для всего запоми»ающего устройства, последовательности маркерных импyëüñoâ 16 с периодом, равным

15, опорные импульсы с периодом, равным 1024 периодам тактовых импульсов 15. Опорные импульсы с синхрогенератора 6 поступают в стабилизаторы 4, которые сравнивают их с опорными импульсами, прошедшими уже через линии задержки, и при несовпадении включают или выключают подогрев последних. Таким образом поддерживается с заданной точностью величина задержки каждой линии. По каждой линии задержки циркулируют импульсные сигналы, разграниченные маркерными импульсами на коды каналов, а тактовыми импульсами 15— на двоичные разряды последовательных кодов. Сигналы 17 приращения поступают на вход 8 коммутатора-распределителя 1, а па вход 10 последнего — маркерные импульсы 16, С выходом коммутатора-распределителя 1 распределительные сигналы 18 приращений поступают на сумматоры 8 приращений со сдвигом их по времени внутри периода маркерных импульсов 16. В каждом из сумматоров <3 происходит добавление распределенных сигналов 18 приращений к последовательным восьмиразрядным кодам 19, ранее записанным в линии задержки, причем добавление заканчивается до момента появления следующего распределительного сигнала 18.

Последовательности кодовых импульсов 20, поступивших на коммутатор-объединитель 5, объединяются в том же самом порядке, что и распределялись в коммутаторе-распределителе 1, и на выход 9 поступает код 21 запоминающего устройства.

Применение предложенного запоминающего устройства позволило увеличить наибольшую частоту сигналов приращения в четыре раза по сравнению с запоминающим устройством

»а одной линии задержки с сумматором приращений в цепи рециркуляции импульсов.

Дальнейшее повышение быстродействия легко получить при увеличении числа линий задержки. Устойчивая синхронная работа любого числа линий задержки обеспечена индивидуальными стабилизаторами величины задержки.

Управление коммутаторов при помощи синхрогенератора позволило исключить из устройства специальные регистры управления.

Все элементы запоминающего устройства работают на одной тактовой частоте.

Предмет изобретения

Запоминающее устройство на линиях задержки для многоканальных анализаторов импульсов, содержащее системы рециркуляции, арифметическое устройство, синхрогенератор тактовых, маркерных и опорных импульсов, коммутатор-распределитель и коммутатор-обьединитель, отличающееся тем, что, с целью повышения быстродействия многоканального анализатора и упрощения его схемной реализации, каждая система рециркуляции содержит стабилизатор и сумматор, соединенный с выходом коммутатора-распределителя и со входом коммутатора-объединителя, при этом входы коммутаторов связаны с син40 хрогенератором, а стабилизатор задержки, обеспечивающий регулирование величины времени задержки сигналов, выполнен, например, в виде нагревателя звукопровода линии задержки.

17

2/

Фиа g

Составитель В. М. Щеглов

Редактор В. 3. Хейфиц

Корректор А. И. Зимина

Заказ 2800/15 Тираж 480 Подписное

ПНИИПИ Комитета по делам изобретений и открытий прп Совете Министров СССР

Москва, РК-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2