Устройство формирования временных импульсных последовательностей

Устройство формирования временных импульсных последовательностей

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

280535

Союе Соеетскил

Социелистичес низ

Республик

Зависимое от авт. свидетельства № " ..,4

Кл. 21ат, 36/02

Заявлено 30.1Х.1968 (№ 1271521/26-9) с присоединением заявки №

Приоритет

Опубликовано 03.1Х.1970. Бюллетень № 28

Дата опубликования описания 4.XIl.1970

МПК Н 03!с 5/00

УДК 621.394.142:621.374. .44 (088.8) Комитет по делам еаобретеиий и открытий ари Совете Мииистров

СССР

Авторы изобретения

А. П. Земляков и В. Е. Бобриц

Заявитель

УСТРОЙСТВО ФОРМИРОВАНИЯ ВРЕМЕННЫХ ИМПУЛЬСНЫХ

ПОСЛЕДОВАТЕЛЬНОСТЕЙ

Изобретение относится к области радиоэлектроники и может быть использовано в автоматике, телемеханике, измерительной технике и радионавигации.

Известны устройства формирования временных импульсных последовательностей с многоразрядным делителем частоты и дешифратором, с помощью которого производится формирование импульсов с заданным временным положением. Очевидно, что в таких устройствах могут быть сформированы импульсы, временное положение которых соответствует кодовым комбинациям (сигналов с разрядов делителя), выявленным с помощью дешифратора. Кодовая комбинация не может быть выявлена, если время установления этой комбинации превышает период входного сигнала делителя частоты. Такие запрещенные комбинации недопустимы и в устройствах формирования временных импульсных последовательностей с делителем частоты, схемой равнозначности, статическим регистром и устройством управления. Использование в таких устройствах вместо обычного дешифратора схемы равнозначности и статического регистра, в который вводится код очередного формируемого импульса, позволяет для любых формируемых врсмепных последовательностей использовать одни и те же формирующие цепи, что повышает точность аппаратуры и позволяет создать гибкое универсальное устройство формирования временных импульсных последовательностей, параметры которых могут быть легко. изменены без изменения структуры устройства.

Избежать появления запрещенных комбинаций можно, используя параллельный запу ск разрядов делителя-счетчика. Параллельный запуск обеспечивает минимальную задержку переноса единицы из младшего разряда в старший и независимость времени установления делителя-счетчика от количества разрядов в делителе и от числа, записанного в делителе, Время установления при параллельном запуске равно времени установления одного разряда. Поэтому, если время установления одного разряда меньше периода входного сигнала делителя, запрещенных комбинаций нет и дешифратор может выявить любую необходимую кодовую комбинацию. Недостатком параллельного запуска является резкое усложнение цепей запуска старших разрядов с ростом разрядов в делителе. Это определяется тем, что на логическтчо схему, 2 управляющую запуском старшего разряда, подаются сигналы управления всех предшествующих емх младтпих разрядов. В результате увеличивается объем необходимого обор дования, резко возрастают число связей между

30 разрядами и нагрузка младших разрядов де280536

3 лителя. Так как обычно нагрузочная способность разряда ограничена, то увеличение нагрузки на разряд требует введения дополнительных каскадов усилителей, что приводит к увеличению числа элементов, объема, веса и стоимости аппаратуры.

Цель изобретения — устранить указанные выше недостатки, т. е. избежать появления

«запрещенных» комбинаций при малом объеме дополнительного необходимого оборудования в многоразрядных (20 — 30 и более разрядов) устройствах, упростить связи между разрядами делителя частоты, повысить надежность устройства и снизить его стоимость.

Предлагаемое устройство с многоразрядным делителем частоты, схемой равнозначности, статическим регистром и устройством управления отличается от известного тем, что многоразрядный делитель частоты построен по самой экономичной схеме — с последовательным переносом единицы (последовательный запуск), а отсутствие «запрещенных» комбинаций, обычно обусловливаемых конечным временем переноса единицы из младших разрядов в старшие, достигается за счет того, что выявление кодовых комбинаций, соответствующих временному положению формируемых импульсов, производится последовательными гр ппами, начиная со старших разрядов.

Для этого схема равнозначности разоивается на две (или более) отдельные схемы равнозначности, с помощью которых осуществляется сравнение кодов чисел в соответствующих группах разрядов (старших или младших) делителя частоты и статического регистра. Связь между схемами равнозначности групп старших и младших разрядов и последовательность выявления равенства кодовых комбинаций, начиная с старших разрядов и переходя к младшим, осуществляется с помощью дополнительных схем уточнения. Разделение общей схемы равнозначности на схемы равнозначности для групп разрядов не вызывает ее увеличения, а объем оборудования, необходимого для реализации дополнительных схем уточнения незначителен (порядка 5 — 10 /О от числа элементов делителя частоты).

Блок-схема предлагаемого устройства приведена на чертеже, где 1 — генератор опорного сигнала; 2 — многоразрядный делитель частоты; 8 — схемы равнозначности (совпадения кодов); 4 — статический регистр; 6 — устройство управления (программное управление); 6 — схема уточнения; 7 — группа младших разрядов делителя частоты; 8 — группа старших разрядов делителя частоты; 9, 10— схемы равнозначности соответственно для групп младших и старших разрядов делителя

2 и регистра 4; 11 — дополнительная схема уточнения сигнала схемы равнозначности старших разрядов; 12 — дополнительная схема уточнения сигнала группы старших разрядов сигналом группы младших разрядов; 18— формирователь выходного импульсного сигнала устройства.

2О

ЗО

В предлагаемом устройстве сигнал с генератора 1 опорного сигнала поступает на вход многоразрядного времязадающего делителя 2 частоты. Выходы всех разрядов делителя соединены со входами схемы 8 равнозначности, вторые входы которой соединены с выходами соответствующих разрядов статического регистра 4, в который из устройства 5 записывается код очередного формируемого импульса. Обычно схема равнозначности выполняется как единое целое с одним выходом. При равенстве кодов чисел в регистре делителя 2 и в статическом регистре 4 на выходе схемы 3 формируется импульсный сигнал, временное положение которого соответствует коду числа в статическом регистре. Он поступает на схему 6 уточнения и затем после уточнения сигналом генератора 1 — на выход устройства. При большем .числе разрядов делителя и малом периоде сигнала опорного генератора время установления некоторых комбинаций, определяемое временем последовательного переноса единицы из младших разрядов в старшие, может оказаться больше периода входного сигнала делителя. Такая комбинация не может быть выявлена, так как к моменту окончания переноса единицы начинается процесс установления следующей кодовой комбинации.

Чтобы избежать появления таких «запрещенных» комбинаций, не усложняя аппаратуру, в предлагаемом устройстве используется последовательное выявление кода формируемого импульса, начиная с группы старших разрядов с последующим переходом к группе младших разрядов, и раздельное уточнение сигналов групп старших и младших разрядов. Для этого многоразрядный делитель частоты с последовательным .переносом единицы разбивается на две группы 7, 8, соединенные, как и разряды в самых делителях, последовательно.

Фактически схема делителя совершенно не отличается от схемы с последовательным запуском, и разбивка является в некотором смысле условной, Число разрядов деления частоты в группе 7 младших разрядов выбирается таким, чтобы максимальное время установления кодовых комбинаций в этой группе разрядов было меньше периода входного сигнала младшего разряда делителя. Последующие разряды делителя также разбиваются на группы, максимальное время установления в каждой из которых меньше периода входного сигнала младшего разряда группы.

Выходной сигнал схемы 11 уточнения группы 8 старших разрядов уточняется сигналом со схемы 6 уточнения группы 7 младших разрядов. Это осуществляется с помощью еще одной дополнительной схемы 12 уточнения, выходной сигнал которой подается на формирователь 18 выходного сигнала устройства. При большом числе групп разрядов делителя соответственно увеличивается и число схем уточнения, а схема равнозначности разбивается на

280535

50 отдельные схемы равнозначности, соответствующие группам разрядов делителя частоты.

Сдвиг временного положения формируемого сигнала по отношению к коду в статическом регистре постоянен и не зависит от положения формируемого импульса в цикле работы делителя. Такой сдвиг может быть легко учтен, и поэтому он не вызываст снижения точности формирования. Неудобство, связанное с несоответствием временного положения формируемого импульса коду в статическом регистре, который может быть использован в устройстве индикации отсчета, легко устраняется, если при установке регистра делителя в нулевое положение по окончании очередного цикла раооты вместо обычного сброса в нулевое состояние всех разрядов делителя производить запись числа, соответствующего постоянному сдвигу. Для этого достаточно первый разряд каждой группы разрядов делителя установить в состояние «1» вместо обычной установки в состояние «О». Это не вызывает каких-либо технических трудностей и не требует дополнительного оборудования.

Две дополнительные схемы 11 и 12 уточнения, введенные в предлагаемое устройство, вызывают небольшое увеличение объема необходимого оборудования, так в 20 — 30-разрядном устройстве их доля составляет 5 — 10О О. Но в. самом делителе ликвидируются логические схемы и другие промежуточные каскады, необходимые для обеспечения цепей быстрого переноса (разгрузочные усилители и т. д.), существенно упрощаются и уменьшаются связи в регистре деления, уменьшается их число.

Это повышает надежность устройства, его технологичность, упрощает сборку и ремонт.

Описание работы устройства соответствует случаю, когда интервалы между соседнпми импульсами формируемой последовательности заведомо больше периода выходного сигнала группы младших разрядов делителя. Очевидно, что в этом случае коды соседних формируемых импульсов отличаются в группе старших разрядов. В большинстве случаев тактовая частота устройства управления значительно ниже частоты сигнала опорного генератора, и указанное выше условие выполняется.

При этом временное положение формируемых импульсов может быть изменено на период (или его половину) частоты опорного сигнала, что обеспечивает высокую точность формирования.

Если же необходимо формировать импульсы с пзмсняюгцнмся временным положением, коды которых отличаются только в группе млдашнх разрядов, Hrl триггер схемы 12 уточкеши должен подаваться одновременно с записью следующего числа в статический регистр сигнал «!» установки из устройства управления. Сигнал «1» установки не выдается, если код очсредпого формируемого импульса отличается в старших разрядах от кода предшествующего импульса. Таким образом, в описываемом устройстве минимальный временной интервал между формируемыми импульсами фактически определяется только быстродействием применяемого устройства управления и частотой сигнала опорного генератора.

Предмет изобретения

Устройство формирования временных импульсных последовательностей с многоразрядным делителем частоты, статическим регистром, схемой равнозначности и программным узлом, отличающееся тем, что, с целью упрощения схемпого решения при одновременном повышении надежности работы, делитель частоты состоит из двух (или более) групп последовательно соединенных разрядов деления, в которых (в группах) максимальное время переноса единицы не превышает периода входного сигнала младшего разряда группы, схема равнозначности разбита на части, соответствующие этим последовательно соединенным группам разрядов делителя частоты, причем выход схемы равнозначности, соединенной с выходами группы старших разрядов делителя частоты и соответствующих им старших разрядов статического регистра, соединен со входом схемы уточнения, тактовый вход которой соединен с выходом группы младших разрядов делителя частоты, а выход этой схемы уточнения соединен со входом второй схемы уточнения, тактовый вход которой соединен с выходом схемы уточнения группы младших разрядов делителя, соединенных схемой равнозначности с соответствующей им группой разрядов статического регистра аналогично старшим разрядам, прпчем выход второй схемы уточнения соединен со входом формирователя выходного сигнала устройства.

280535

Яых.

Составитель P. Долгая

Техред Л. Я. Левина Корректор Т. А, Уманец

Редактор В. Днбобес

Типография, пр. Сапунова, 2

Заказ 3507;5 Тираня 480 Подписное

Ц11ИИПИ Комитета по делам изобретений и открытш1 при Совете Министров СССР

Москва, К-35, Раушская иаб., д. 4!5