Двоично-десятичный накапливающий сумматор

Иллюстрации

Двоично-десятичный накапливающий сумматор (патент 293241)
Двоично-десятичный накапливающий сумматор (патент 293241)
Двоично-десятичный накапливающий сумматор (патент 293241)
Двоично-десятичный накапливающий сумматор (патент 293241)
Показать все

Реферат

 

О П И С А Н И Е 29324I

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 04.1.1970 (№ 1389275/18-24) ЧПК G 06f 7/50 с присоединением заявки ¹

Приоритет

Опубликовано 15.1.1971. Бюллетень ¹ 5

Дата опубликования описания 24.111.1971

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.325.57(088.8) Автор изобретения

Ж. В. Рындин

Заявитель

Рязанский завод счетно-аналитических машин

ДВОИЧНО-ДЕСЯТИЧНЫЙ НАКАПЛИВАЮЩИЙ СУММАТОР

Изобретение относится к области вычисли. тельной техники и может быть использовано в арифметических устройствах параллельного или последовательно-параллельного типа, оперирующих с двоично-кодированными десятичным и числами.

Известны двоичио-десятичные накапливающие сумматоры (вычитатели), содержащие триггерный суммирующий регистр, триггериый регистр для хранения двоичных переносов и логические элементы на входах триггеров регистра переносов. Недостатком таких сумматоров является необходимость дополнительного времени для распространения переносов при введении коррекции.

Целью изобретения является повышение быстродействия сумматора (вычитателя) за счет исключения времени на распространение двоичных переносов (заемов) при коррекции.

Указанная цель в предложенном сумматоре достигается за счет того, что в него включены дополнительно три схемы «И» на входе регистра переносов, один из входов первой схемы «И» соединен с прямым выходом второго разряда суммирующего регистра, один из входов схемы «И» соединен с прямым выходом третьего разряда суммирующего регистра. Выходы обеих схем «И» соединены с входамп схемы «ИЛИ» четвертого разряда регистра переносов. Один из входов третьей схемы «И соединен с инверсным выходом второго разряда суммирующего регистра. Выход трстьей схемы «И» соединен с Bxo3îì схемы «ИЛI 1» третьего разряда регистра переносов. Другие

5 входы элементов «И» и элемента «ИЛII» второго разряда регистра переносов соединены с управляющей шиной, На чертеже приведена логическая схема последовательно-параллельного накапливающс10 го сумматора, рабо, ающего в IBoll шо-десятичном коде с весами дгоичиых разрядон 8421 и построенного иа потенциальных элементах.

Сумматор содержит суммирующ ш регистр, состоящий !I3 основных Tplll I cpoB 1 1, Bcllo15 могательных триггеров 5 — 8 п логических элементов «И» 9 — 12 на в. одах этих триггеров, и регистр переносов, состоящий из триггеров 13—

17, логических элементов «11» 18 — 20 — «ИЛИ»

21 — 25 иа входах этих триггеров для образо20 вання и передачи двоичных переносов и дополнительных логических элемептов «И» 26--28 — «ИЛИ» 22 — 24 для образован! Iÿ корректир ющих кодов.

Кроме того, в сумматоре имеется триггер 29

25 с логическими элементами «И» 30 — 32 и

«ИЛИ» 33 иа входе для образсваиия и временного «раненпя десятичного переноса.

Каждая пара из основного и вспомогательного триггеров суммирующего регистра вмес30 те с логическими элементами «И» 9 — -12 сбра293241 зует потенциальный счетный триггер, счетный вход которого соединен с единичным выходом соответствующего трип ера регистра переносов. Управление работой суммирующего регистра осуществляется потенциальнымп сигналами UI — U>. Сигнал UI служит для установки основных триггеров в нулевое состояние.

По сигналу Ug содержимое основных триггеров передается во вспомогательные, à IIo сигналу U> в тех разрядах, где на счетный вход поступает единичный потенциал от триггеров регистра переносов, основные триггеры»eIIIIют свое состояние па обратное, осуществляя тем самым поразрядное сложение по модулю два своего содержимого с содержимым четырех младших разрядов регистра переносов.

На единичных входах триггеров 17 — 14 регистра переносов включены логические элементы «И» 18, «И» 19 — «ИЛИ» 21 — 24, которые служат для образования двоичных переносов при сложении кодов двои шо-десятичных числе. В данном сумматоре двоичные переносы образуются по следующему логическому уравнению:

А; = CA; V CIBI, где А;+, — перенос в (i+ 1) -й разряд из i-го, С; и С,— значение суммы по модулю 2 в

l-ом разряде и ее инверсия, B; — значение i-го разряда одного пз слагае Iax.

На единичном входе триггера 18 вклоче ы логические элементы «И» 9 — «ИЛИ» 25, через которые в этот триггер передается хранящийся в триггере 29 десятичный перенос из предыдущего десятичного разряда. Образованием и передачей переносов управляет сигнал U, Сигнал U> служит для установки триггеров регистра переносов в нулевое состояние. Кроме того, на входах триггеров 1б — 14 регистра переносов включены дополнительные логические элементы «И» 2б — 28 — «ИЛИ» 22 — 24, которые слу кат для образования в нем корректирующих кодов. Входы этих элементов соединены с выходами основных триггеров суммирующего регистра и с управляющим сигналом

UI;, по которому происходит образование корректирующих кодов. При сло кении в коде

8421 разряды корректирующего кода получают по следующим логическим уравнениям;

А 6= С >/С; Ад= С; А„=1; А,; О, в соответствии с которыми и выполнены соединения на чертеже.

В сумматоре четыре младших разряда регистра переносов, помимо описанных функций, служат еще в качестве буферного регистра, в котором временно хранятся коды десятичных цифр, участвующих в сложении чисел, последовательно считываемые из запоминающего устройства. Для этого триггеры 1б — 18 имеют рходы U",— UIp, которые соединяются с уси.лителями считывания.

Для образования и временного храпения де=,.(тичного переноса в сумматоре предусмотрен

65 триггер 29 и логические элементы «И» 80 — 82 и «ИЛИ» 88 на его единичном входе. Эти элементы включены в соответствии с уравнением

729 — А „V С,,С, V С,С,.

Образованием десятичного переноса управляет сигнал UII, а сигнал Ug служит для установки триггера 29 в нулевое состояние.

Единичные выходы основных триггеров суммирующего регистра являются выходами сум. матора, с которых снимается код десятичной суммы и подается на усилители записи запоминающего устройства (ЗУ). Выход с триггера 29 используется в устройстве управления для выработки сигнала U<.

Описанный накапливающий сумматор полную обработку двух десятичных цифр осуществляет за шесть тактов, каждый из которых, как это принято в потенциальной системе элементов, делится на две фазы q;I и ср . Предположим, что в предыдущем цикле сложения с помощью сигнала U, триггеры 1 — 4 были установлены в «0», а триггер 29 . .ранит возможную единицу переноса из предыдущего десятичного разряда (состояппе остаab»IIxтриггеров — безразлично).

В первой фазе первого такта на входы U7— — UIII с усилителей считывания поступает код очередной цифры первого слагаемого, одновременно на вход Uz подается сигнал противоположной полярности, заканчивающийся несколько ранее сигналов U> — UIII, В результате предыдущее содержимое регистра А гасится, и

I: его триггеры 1б — 13 записывается код первого слагаемого. Кроме того, в этой фазе подается сигнал U>, по которому триггеры регистра В в соответствии с содержимым регистра С устанавливаются в «О». Во второй фазе первого такта подается сигнал U>, по которому код первого слагаемого передается в регистр С, складываясь поразрядно по модулю два с нулевым содержимым последнего.

Одновременно с выходов регистра С происходит запись (регенерацпя кода первого слагаемого в ЗУ).

В первой фазе второго такта на входы U>— — U О с усилителей считывания поступает одновременно с сигналом U код очередной цифры второго слагаемого и устанавливается в триггерах 1б — И. Кроме того, подается сигнал U>, по которому код первого слагаемого, хранящийся в регистре С, переписывается еще и в регистр В.

Во второй фазе второго такта по сигналу

U в регистре С происходит поразрядное сложение по модулю два кодов первого и второго слагаемого.

В третьем такте подаются сигналы

U; и U4, по которым в регистре А происходит образование двоичных переносов. Длительность сигнала Uz такая же, как и в предыдущих тактах, т. е. несколько менее длительности одной фазы, а сигнал U. должен иметь длительность, достаточную для последовательного переключения пяти триггеров 17 — 18 в на29324i правлении от младшего разряда к старшему, ввиду возможного распространения двоичного переноса.

В первой фазе четвертого такта подается сигнал U>, по которому содержимое регистра

С переписывается в регистр В. Во второй фазе четвертого такта подаются сигналы U>, О,> и

UII. По сигналу Uq в регистре С происходиг поразрядное сложение по модулю два хранящейся в нем поразрядной суммы слагаемых с полученными в регистре А двоичными переносами, в результате чего в регистре С образуется полная двоичная сумма слагаемых. По сигналам UI и UII, в зависимости от наличия двоичного переноса в триггере 17 или от образования в регистре С псевдотетрады, в триггере 29 записывается единица переноса в следующий десятичный разряд.

Если после четвертого такта триггер 29 содержит нуль, то это означает, что в регистре С образовалась правильная десятичная сумма, и пятый такт пропускается илн остается коло;тымм.

При наличии в триггере 29 единицы в пер вой фазе пятого такта подаются сигналы U„-, Uq u Uq. По сигналу U> содержимое регистра

С переписывается в регистр В, а по сигналам

Ug u UI; B регистре А образуется корректирующий код. Во второй фазе пятого такта по сигналу Ug в регистре С происходит поразрядное сложение по модулю два храня цегося в нем кода некорректированной двоичной суммы с полученным в регистре А корректирующим кодом, в результате чего в регистре С образуется правильная десятичная сумма.

В первой фазе шестого такта производят запись десятичной суммы из регистра С в ЗУ, а во второй фазе по сигналу UI регистр С устанавливается на нуль, и управляющие цепи ЗУ переключают на следующий десятичный ра"ряд.

Описанный цикл повторяется столько раз, сколько десятичных разрядов содержат складываемые числя.

Если цепи, образования двоичных переносов

5 выполнить по уравненшо

А;„ = С;А; \/ С;В;, а цепи образования корректирующего кода— по ураг>пениям

10 А16= С1/С,; А„= С,,; А4=1; А,,; — О, то описанная схема превращается в вычитатель, который будет выполнять вычитание двопчнодесятпчных чиссл в прямых кодах. Прп этом в первом такте надо подавать вычитаемое, а

15 во втором — умепьшасмое.

Прп необходимости можно построить сумматор-вычптатгль, который в зависимости от управляющих сигналов будет выполнять сложение илп вычитание.

Предмет изобретения

Двопчпо-десяти шый накапливающий сумматор, содержащий суммирующий регистр, 25 регистр переносов и логпческпе элементы «И» и «ИЛИ», отлпча ошийся тем, что, с целью повышения быстродействия, о» дополнительно содержит на входе регистра переносов три схемы «И», один пз входов первой схемы «И»

30 соединен с прямым г>ыходом второго разряда суммирующего регистра, один 113 входов второй схемы «И» соединен с прямым выходом третьего разряда суммирующего регистра, выходы обеих схем «И» соединены с входами схе35 мы «ИЛИ» четвертого разряда регистра переносов, один пз входов третьей схемы «И» соединен с инверсным выходом второго разряда суммирующего регистра, выход третьей схемы

«И» соединен с входом схемы «ИЛИ» третье40 го разряда регистра переносов, другие входы элементов «И» и элемента «ИЛИ» второго разряда регистра переносов соединены с управляющей шиной.

293241

Сост а витель И. В. Дол гушева

Редактор E. В. Семанова Тсхрсд 3. Н. Тараненко Корректор Л. Б. Бадылама

Изд. № 222 Заказ 975/18 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений п открытий при Совете Министров СССР

Москва, К-35, Раушская наб., д 4/5

Типографии, пр. Сапунова, 2