Устройство для исправления ошибок в кодовойкомбинации

Иллюстрации

Устройство для исправления ошибок в кодовойкомбинации (патент 293243)
Устройство для исправления ошибок в кодовойкомбинации (патент 293243)
Устройство для исправления ошибок в кодовойкомбинации (патент 293243)
Устройство для исправления ошибок в кодовойкомбинации (патент 293243)
Показать все

Реферат

 

О А-" — Н- И Е

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №

Заявлено 14. I V.1969 (№ 1321599/18-24) с присоединением заявки №

Приоритет

Опубликовано 15.1.1971. Бюллетень ¹ 5

Дата опубликования описания З.III.1971

МПК G 06f 11/00

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.3.045(088.8) Автор изобретения

П. А. Котов

Заявитель

УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК В КОДОВОЙ

КОМБИНАЦИИ

Известны устройства для исправления ош»бок в кодовой комбинации кратности 1. В эти устройствах исправление производится в результате обнаружения и опознавания позиций искаженных символов. При этом для исправления t-кратных ошибок необходимо применить корректирующий код с кодовым расстоянием d = 2t - - 1.

Предлагаемое устройство обеспечивает»справление t-кратных ошибок при использовании корректирующего кода с кодовым расстоянием d = t — 1. Это обеспеч»вается тем, что выход регистра сдвига, соответствующий интегральному методу регистрации принимаемых сигналов, соединен с входом первого устройства обнаружения ошибок, выход которого соединен с одним входом второй ячейки памяти, соединенной своим выходом с входом третьей ячейки памяти, другой вход которой подключен к выходу ячейки запрета, а выход через триггер соединен с одним входом второй схемы совпадения и с входом первого регистра памяти, выход которого подключен к входу сумматора по модулю два, другой вход кото. рого соединен с выходом второй схемы сОН»Вдения, а выход соединен с входом второго регистра памяти и с входом второго устройства обнаружения ошибок, выход которого соединен с одним входом четвертой ячейки памяти.

Выход первой ячейки памяти соединен с другим входом второй ячейки памяти, с входом счетчика ошибок, од»н выход которого соединен с другим входом четвертой ячейки памяти, другие выходы через коммутатор подключены к входу ячейки запрета, с другим входом ячейки запрета и с входом регистратора ошибок, выход которого подсоединен к другому входу второй схемы совпадения.

10 На чертеже приведена схема описываемого устройства.

Оно содержит приемный регистр 1 сдвига, регистры 2 — 4 памяти, ячейки 5 — 8 памяти, счетчик ошибок 9, ячейку 10 запрета, устрой15 ства 11 и 12 обнаружения ошибок, схемы совпадения «И1» — И„», триггеры Т, и Т2, сумматор I8 по модулю два, регистратор 14 ошибок, буферный накопитель 15 и входное устройство 1б.

20 В предлагаемом устройстве регистрация принимаемых импульсов осуществляется интегральным методом с помощь:о одного восемнадцатиразрядного регистра 1 сдвига, к двенадцатой ячейке которого подключено уст25 ройство 11 обнаружения ошибок в кодовой комбинации и регистр 2 памяти, что составляет блок регистрации импульсов интегральным методом. Этот же регистр используется для анализа кодовых элементов. Анализатор кодо30 вых элементов (АКЭ) включает регистр 1

293243 сдвига с выводами из ячеек 7;I 18 и ячейку 5 памяти.

Приводимое на чертеже устройство изображено для случая, когда принимаемые элементарные импульсы сканируются в е точках (e, = 25), при зоне неопределенно ти b = 11, что составляет 440/О.

На схеме показаны также тактовые импульсы, обеспечивающие работу устройства:

Т, — для сканирования принимаемых элементарных сигналов и формирования импульсов сдвига;

1.- = еУ = 25% — для показанного случая, где в — число точек сканирования, N — скорость телеграфирования.

T — для считывания элементарных сигналов с частотой следования,, равной скорости телеграфирования;

Т вЂ” для считывания результатов проверки кодовых комбинаций с частотой следования

/ <, равной скорости передачи комбинации f„- = N и, где и — разрядность кодовой комби|нации.

Тактовые импульсы Т;, Т",, Т,, Т,, Т," сдвинуты по фазе от основных на время, необходимое для klopMBJIbEIQH работы схемы.

Регистрация принимаемых импульсов интегральным методом осуществляется следующим образом.

При .поступлении на вход устройства положительного импульса триггер Т, открывает схему совпадения «И|», на другой вход которой поступают тактовые импульсы, и единица, записанная в «0» ячейке приемного регистра

1, продвигается влево. Если с выхода схемы совпадения «HI» поступит 18 и более импульсов, то единица будет продвинута в 13-ую ячейку и далее. При этом на выходе 12-й ячейки регистра появится импульс,,поступающий на вход устройства 11 обнаружения ошибок и регистра 2 памяти.

По окончании приема элементарного сигнала тактовым импульсом Т, производится сброс всех ячеек регистра в «0», а в нулевую ячей. ку записывается единица. После этого IFIBBHHBется прием следующего элементарного импульса.

Если при приеме «1» число продвигающих импульсов (с выхода схемы совпадения «HI») будет не больше 12, то в регистр 2 и в устройство 11 обнаружения ошибок запишется «О», что соответствует приему кодового элемента с ошибкой. При приеме «О» число продвигающих импульсов должно быть меньше 13, в противном случае будет неправильная регистрация.

При использовании циклического (и, к) кода устройство 11 обнаружения ошибок производит деление последовательности из символов на порождающий полином. Получение ос5

65 татка при делении будет свидетельствовать о наличии ошибки в кодовой комбинации, тогда сигнал с выхода устройства 11 считывает записанную в ячейке б единицу, в противном случае она стирается тактовым импульсом T„„.

Запись «1» в ячейку б производится путем анализа кодовой комбинации. С выхода 7-й ячейки .приемного регистра 1 в ячейку 5 памяти записывается «1» только в том случае, если в регистр 1 будет подано не менее 8 продвигающих импульсов. В случае, если в регистр 1 поступит не менее 19 импульсов, она будет стерта. Если число продвигающих импульсов

8 (Г (18, то она будет считана тактовым импульсом Т, и подана на вход счетчика ошибок 9 и регистратора 14 ошибок.

Счетчик ошибок 9 вырабатывает следующие решения: если число обнаруженных с помощью АКЭ ошибок не превышает о (для данного устройства применен циклический код с гарантийным обнаружением о-3-кратных ошибок), а устройство 11 не обнаружило ошибок, то принятая комбинация передается получателю без исправления; если число ошибок, обнаруженных АКЭ, не превышает трех, а с выхода устройства ll поступил сигнал «ошибка», то в принятой комбинации может быть исправлено от одной до трех ошибок в разрядах, в которых АКЭ обнаружены ошибки (количество исправляемых ошибок зависит от коммутации схемы).

Счетчик ошибок работает следующим образом.

В исходном положении в нулевой ячейке счетчика записана «1». При поступлении с выхода ячейки 5 сигнала «ошибка», единица из нулевого разряда счетчика продвигается в соседнюю ячейку. Одновременно в ячейку записывается единица.

В зависимости от результата анализа кодовой комбинации устройством 11 обнаружения ошибок «единица» из ячейки б может быть стерта либо продвинута в ячейку 7 (при обнаружении ошибки).

С помощью указанного на схеме коммутатора 17 может быть изменена логика работы схемы исправления ошибок. Так, например, если будут замкнуты только клеммы Кь то исправляться будет одна ошибка, при замыкании клемм К1 и К2 — две ошибки, наконец, при замыкании всех трех клемм KI — К вЂ” исправление трех ошибок в кодовой комбинации.

Продвижение «1» из ячейки 7 на выход триггера Т> производится только в том случае, если, например, при замыкании всех трех клемм коммутатора в счетчике будет находиться «1» в ячейках 1, 2 и 8, т. е. когда устройством АКЭ будет обнаружено в кодовой комбинации от одной до трех ошибок. В этом случае тактовый импульс Т„., считывая из счетчика информацию, через ячейку 10 запрета подает импульс, который считает «1» из ячейки 7 и подает на вход триггера Т2, который перейдет в состояние, открывающее схему совпадения «И2». Через эту схему будут по293243 ступать HMnyabcbI от уcTpoAcTBa HcnpaazeH a ошибок на вход сумматора 18 по модулю два.

Исправление ошибок производится с помощью регистратора 14 ошибок, который состоит из распределителя, избирательной схемы, буферного накопителя 15 и регистра 4.

Каждая ячейка избирательной схемы имеет два входа. На первые их входы одновременно на все ячейки подается сигнал ошибки с выхода ячейки, а на их вторые входы — напряжение с од ной из ячеек распределителя. На выходе каждой ячейки последовательно будет появляться высокое напряжение только в том случае, если на ее входе будет подано высокое напряжение как с выхода соответствующей ячейки распределителя так и с выхода ячейки

5. В результате в буферном накопителе 15будут записаны «1» только в тех ячейках, номера которых совпадают с номерами разрядов ошибочных символов, обнаруженных в кодовой комбинации с помощью АКЭ.

В дальнейшем тактовым импульсом Т„- записа нные «1» из буферного накопителя 15 после приема кодовой комбинации одновременно считываются в регистр 4. Если при считывании информации из регистров 2 и 4 схема совпадения «И » будет открыта, высокое напряжение с выхода регистра 4, появляющееся при считывании разрядов, в которых обнаружена ошибка, в схеме сумматора 18 будут исправляться поступающие с выхода регистра 2 символы на обратные («1» на «О» и «О» на «1»).

После этого исправленная комбинация записывается в регистр 8 и проверяется на наличие ошибок. При отсутствии ошибок комбинация выдается получателю, в противном случае стирается и посылается запрос на повторнуЮ передачу.

Предмет изобретения

5 Устройство для исправления ошибок в кодовой комбинации, содержащее регистр сдвига, ячейки памяти, ячейки запрета, сумматор, регистратор ошибок, схемы совпадения, устройства обнаружения ошибок, счетчик оши10 бок, отличающееся тем, что, с целью поьышения эффективности обнаружения и исправления ошибок в кодовой комбинации, выход регистра сдвига, соответствующий интегральному методу регистрации принимаемых сигHB15 лов, соединен с входом первого устройства обнаружения ошибок, выход которого соединен с одним входом второй ячейки памяти, соединенной своим выходом с входом третьей ячейки памяти, другой вход которой подклю20 чен к выходу ячейки запрета, а выход через триггер соединен с одним входом второй схемы совпадения и с входом первого регистра памяти, выход которого подключен к входу сумматора по модулю два, другой вход кото25 рого соединен с выходом второй схемы совпадения, а выход соединен с входом второго регистра памяти и с входом второго устройства обнаружения ошибок, выход которого соединен с одним входом четвертой ячейки памяти, 30 выход первой ячейки памяти соединен с другим входом второй ячейки памяти, с входом счетчика ошибок, один вход которого соединен с другим входом четвертой ячейки памяти, другие выходы через коммутатор подключены

35 к входу ячейки запрета, с другим входом ячейки запрета и с входом регистратора ошибок, выход которого подсоединен к другому входу второй схемы совпадения.

293243

I

I

I

I г !

I !

I !

Составитель Л. А. Горская

Редактор Е. В. Семанова Техред 3. Н. Тараненко Корректор Л. Б. Бадылама

Изд. № 222 Заказ 370/12 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, 7К-35, Раушская наб., д 4/5

Типография, пр. Сапунова, 2