Виблиотекд j

Виблиотекд j

Иллюстрации

Показать все

Реферат

 

299030

Союз Соевтскнз

Соцналнотнчвскиз

Рвепублии

Зависимое от авт. свидетельства ¹

Заявлено 29.1Ъ .1969 (№ 1327104/18-24) МПК Н 03k 23/02 с присоединением заявки ¹

Приоритет

Опубликовано 16.111.1971, Бюллетень № 11

Дата опубликования описания 26. IV.1971

Комитет по делам изоорвтвний и открытий при Совете Министров

СССР

УДК 621.374.32 (088.8) 1

ЧСЕГОЮЗ;, Лв торы изобретения

Л. А. Дубицкий и В. М. Тафель

БИБЛИОТЕКА

Заявитель

ДЕСЯТИЧНОЕ ПЕРЕСЧЕТНОЕ УСТРОЙСТВО

Изобретение относится к электронно-измерительной технике и предназначено для деления частоты, пересчета импульсов с непосредственной индикацией состояния устройства и, в частности, может быть использовано в электронно-счетных частотомерах.

Известны различные десятичные пересчетные устройства. Наибольшее распространение получили пересчетные устройства, выполненные на основе четырех двоичных ячеек, соединенных между собой последовательно, с внутренними обратными связями, обеспечивающими пересчет на десять. Скорость счета таких устройств ограничивается в основном наличием обратных связей и вследствие этого оказывается ниже быстродействия автономной двоичной ячейки.

Для создания пересчетного устройства, скорость счета которого ограничивается только быстродействием двоичной ячейки, был предложен принцип двойного преобразования входного сигнала, позволяющий осуществлять пересчет без значительного увеличения цикла измерения и при наличии счетных декад, быстродействие которых может быть на несколько порядков ниже входной частоты.

Работающее по изложенному принципу устройство содержит делитель с коэффициентом деления 2", вход которого соединен с выходом селектора счета частотомера, а выход подключен ко входу делителя с коэффициентом деления 10т, выход которого соединен со входом умножителя импульсов в 2" раз. Выход умножителя соединен со входами после5 дующих декад частотомера. Кроме того, устройство содержит считывающую систему, управляемую датчиком калиброванных отрезков времени, Р декад с быстродействием на несколько порядков ниже входной частоты и

10 выходной ключ. При использовании этого устройства входная частота в течение выбранного времени измерения, проходя через селектор счета, преобразуется с помощью двоично-десятичного делителя в частоту

2"10 где 2" и 10> — коэффициенты деления последовательно соединенных двоичного и десятичного делителей. Преобразованная частота поступает на вход умножителя импульсов в

2" раз и претерпевает вторичное преобразование до величины . С выхода умножпУизм

10 теля сигнал через ключ поступает на после25 дующие декады частотомера. По истечении времени измерения включается в действие считывающая система, в задачу которой входит заполнение числом оставшихся в двоичнодесятичном делителе импульсов P декад, соот30 ветствующих младшим разрядам цифрового

3 показателя прибора. Считывающая система вырабатывает пачку .К импульсов досчета, где К вЂ” коэффициент деления делителя, и подает ее в каждый делитель поочередно.

Импульс, появляющийся на выходе делителя, дает разрешение на прохождение остальных импульсов досчета пачки в декады, обеспечивающHp. цифровую индикацию количества импульсов в двоично-десятичном делителе, Для обеспечения правильности отсчета при перезаписи количества импульсов из делителя с коэффициентом деления 10 импульсы поступают на декады через умножители B 2" раз.

Однако применение метода двойного преобразования в устройстве обуславливает громоздкость конструкции, требует использования довольно сложной считывающей системы и двух умножителей импульсов, что не может не сказаться на надежности работы устройства и трудоемкости его регулировки.

Следует также отметить, что известное пересчетное устройство приводит к увеличению длительности цикла измерения на величину времени считывания. Кроме того, применение этого устройства исключает возможность индикации в режиме непрерывного счета. Известное устройство невозможно также использовать в качестве автономного делителя частоты.

Целью предлагаемого изобретения является создание десятичного пересчетного устройства, обладающего наряду с высоким быстродействием, ограниченным лишь быстродействием двоичной ячейки, значительно более простой конструкцией и достаточно высокой надежностью и позволяющего при этом осуществлять непосредственную индикацию состояний, а также реализующего периодическое деление частоты, что позволяет использовать его в качестве автономного делителя частоты.

Сущность предлагаемого изобретения заключается в том, что входная частота делится в четыре раза при прохождении через две последовательно соединенные двоичные ячейки, не охваченные обратными связями, расщепляясь при этом на две исходные периодические последовательности импульсов, имеющие частоту, равную /4 от входной, и относительный фазовый сдвиг л. Одна из исходных последовательностей преобразуется в апериодическую последовательность с интегральной з з частотой следования, равной — — = — от вход4 5 20 ной, что достигается селектированием трех импульсов из каждых пяти и является возможным, так как исходная частота в четыре раза ниже входной и суммируется с другой исходной последовательностью, воспроизводя при этом апериодическую последовательность с интегральной частотой следования, равной

1 3 2 — + — = — от входной. Деление последнеи в

4 20 5 четыре раза двумя последовательно соединенными двоичными ячейками, не охваченными обратными связями, преобразует суммарную

299030 ходе схемы «ИЛИ» 4 присутствует суммарная апериодическая последовательность импульсов с интегральной частотой следования, равной

1 3 2

+ = — от входной. Указанная последова4 20 5

65 тельность при последующем делении делителя апериодическую последовательность в периодическую с частотой следования, равной

2 1 1 — . — = — от входной, обеспечивая, таким об5 4 10 разом, коэффициент деления предлагаемого пересчетного устройства, равным 10.

На фиг. 1 и 2 изображены два варианта блок-схем предлагаемого десятичного пересчетного устройства; на фиг. 3 — временные диаграммы, поясняющие работу предлагаемого пересчетного устройства.

Предлагаемое устройство состоит из делителя 1 с коэффициентом деления четыре, делителя 2 с коэффициентом деления пять, схемы запрета 3, схемы «ИЛИ» 4, делителя 5 с коэффициентом деления четыре и дешифратора б.

Один из двух выходов делителя 1 соединен с сигнальным входом схемы запрета 3, управляющий вход которой подключен к выходу делителя 2, а выход соединен с одним из двух входов схемы «ИЛИ» 4, другой вход которой подключен ко второму выходу делителя 1.Вход делителя 2 соединен с одним из двух выходов делителя 1. Выход схемы «ИЛИ» 4 годключен ко входу делителя 5, потенциальные выходы которого совместно с потенциальными выходами делителей 1 и 2 соединены со входами дешифратора б.

Перед началом работы устройства делители 1, 2 и 5 устанавливаются в нулевые состояния. Входная частота поступает на вход делителя 1, где делится в четыре раза, расщепляясь при этом на две исходные периодические последовательности с относительным фазовым сдвигом, равным п. Одна из двух исходных последовательностей поступает затем на вход делителя 2 и далее на управляющий вход схемы запрета 8, причем управле40 ние осуществляется таким образом, что на выход схемы запрета проходят три из каждых пяти импульсов, поступивших на ее сигнальный вход (указанные импульсы могут быть отнесены к одной из исходных последователь45 ностей). Таким образом, на выходе схемы запрета присутствует преобразованная апериодическая последовательность импульсов с интегральной частотой следования, равной

1 3 3

5p — — = — от входной, и не имеющая времен4 5 20 ной задержки относительно преобразуемой исходной последовательности. С выхода схемы запрета импульсы поступают на один из входов схемы «ИЛИ» 4, на другой вход которой с выхода делителя 1 подаются импульсы другой исходной последовательности, также не имеющей временной задержки относительно преобразованной последовательности. На вы299030

5 о в четыре раза преобразуется в периодическую последовательность с частотой, равной

2 1 — — от входной. Индикация осуществляется при помощи непосредственной дешифрации состояний делителей 1, 2 и 5.

Следует отметить, что в зависимости от свойств двоичных ячеек, на которых собраны делители 1, 2 и 5 (задержка, крутизна фронтов выходных сигналов), одна из двух блоксхем построения предлагаемого пересчетного устройства может оказаться более предпочтительной.

На фиг. З,а изображена входная последовательность импульсов; на фиг. 3, б и 3, в— исходные последовательности, полученные посредством деления входной частоты делителем 1 и ее расщепления, причем последовательность, изображенная на фиг. З,б поступает непосредственно на один из входов схемы «ИЛИ» 4, а последовательность, изображенная на фиг. 3 в, подается на сигнальный вход схемы запрета 8.

На фиг. 3 г и Зд изображены диаграммы потенциалов, поступающих с выхода делителя 2 на управляющий вход схемы запрета 3 для блок-схем устройства, изображенных на фиг. 1 и фиг. 2 (запрещающим является более высокий потенциал). Делитель 2 с коэф- фициентом деления пять в данных блок-схемах построен по схеме — 2 — 4, и нужные потенциалы снимаются с выхода первой двоичной ячейки делителя 2.

На фиг. 3 е изображена суммарная апериодическая последовательность, полученная на выходе схемы «ИЛИ» 4; на фиг. 3 ж — выходная последовательность.

Таким образом, предлагаемое десятичное пересчетное устройство обладает высоким оыстрочействнсм, ограниченным лишь быстродействием двоичной ячейки. 1(роме того, предлагаемое устройство состоит из YïнимальFIoãо количества легконастраиваемых и высоконадежных функциональных узлов, обладает простотой в регулировке, высокой надежностью, так как не содержит таких узлов, как умножнтелн и дополнительные селекторы импульсов, уменьшающих функциональную надежность устройства.

Непосредственная индикация состояний устройства исключает увеличение длительности цикла измерения на величину времени считывания и позволяет индицировать состояния устройства в режиме непрерывного счета.

Реализация периодического деления позволяет использовать предлагаемое устройство в качестве автономного декадного делителя частоты.

Предмет изобретения

Десятнчное пересчетное устройство, содержащее входной и выходной делители частоты с коэффициентом деления четыре, делитель с коэффициентом деления пять, схему «ИЛИ», схему запрета, выход которой соединен с первым входом схемы «ИЛИ», сигнальный вход — с первым выходом входного делителя, управляющий вход — с выходом делителя с коэффициентом деления пять, вход которого подключен к одному из выходов входного делителя, отли вдающееся тем, что, с целью упрощения устройства и расширения его функциональных возможностей, в нем второй вход схемы «ИЛИ» подключен ко второму выходу входного делителя, а выход схемы

«ИЛИ» соединен со входом выходного делителя.

299030 авиа > сы .Г !!!!!! ;ll!!1!1:!!il !lIi!!!! i! !I!i! i!I! !Il!IIII!!!!ii!i ! I I I I I 1111!!

i i l I i I 111111 ! !

Составитель В. Е, Валюженнч

Редактор Е. В. Семанова Техред 3. H. Тарененко Корректор О. М. Ковалева

Заказ 855, 6 Изд. ¹ 40/ Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий прп Совете Министров СССР

Москва, Л(-35, Рзушская иаб., д. 4)5

Типографии, пр. Сапунова, 2