Устройство для повышения достоверности двоичнойинформации

Устройство для повышения достоверности двоичнойинформации

Иллюстрации

Показать все

Реферат

 

сююз cwsio x Q П И С А Н И

301866

Социалистических

Республик

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №

Заявлено 13.Х1.1969 (¹ 1375395/26-9) с присоединением заявки №

Пр,иоритет

Опубликовано 21 IV.1971. Бюллетень № 14

Дата опубликования описания 31 V.1971

М ПК Н 041 7/10

Номитет по делам изобретений и открытий при Сосете Кинистрое

СССР

УДК 621.394.69(088.8) Авторы изобретения

Л. А. Вишняков, В. С. Гуров и В. Е. Самборский

Центральный научно-исследовательский институт связи <- - -:,;.- .,;,КАЯ

°, „... - -?cI1) Заявитель

УСТРОЙСТВО ДЛЯ ПОВЫШЕНИЯ ДОСТОВЕРНОСТИ ДВОИЧНОЙ

ИНФОРМАЦИИ

Известны устройства для повышения достоверности двоичной информации, содержащие селектор информационных импульсов, связанный с блоком запоминания информационных импульсов и с рекуррентным регистром сдвига, подсоединенным к блоку. проверки достоверности информации по дополнительным разрядам, выполненным в виде регистра сдвига на триггерах со связями через сумматоры по модулю два.

С целью упрощения устройства при одновременном обеспечении циклового фазирования в предлагаемом устройстве выходы триггеров блока проверки достоверности по дополнительным разрядам связаны через схему

«И» со входом сброса рекуррентного регистра сдвига, один из выходов которого подсоединен к одному из входов дополнительного триггера, другой вход которого соединен с выходом упомянутой схемы «И», а выход — со схемами «ИЛИ-НЕ», связанными с блоком проверки.

На чертеже приведена блок-схема ппедлагаемого устройства.

Устройство содержит селектор 1 информационных импульсов, блок 2 запоминающего устройства (ЗУ), рекуррентный регистр сдвига 8, триггер 4, схема «И» 5, триггер б, блок 7 проверки достоверности информации по дополнительным разрядам, сумматор 8 по модулю два, схема «ИЛИ вЂ” НЕ» 9, схема

«ИЛИ вЂ” НЕ» 10, схема «И» 11.

Селектор 1 информационных импульсов подсоединен к блоку 2 запоминания инфор5 мационных импульсов и к одному из выходов рекуррентного регистра сдвига 8, один из выходов которого подсоединен к триггеру 4, другой — к выходам сброса триггеров б блока 7, а вход сброса — к выходу схемы «И» 5, 10 подсоединенной также к триггеру 4.

Выходы схемы «И» 5 соединены с триггерами б блока 7 проверки достоверности информации по дополнительным разрядам.

Между триггерами 6 блока 7 встроены сум15 маторы 8 по модулю два. Для упрощения чертежа на нем изображен блок 7, содержащий только четыре триггера 6, хотя их количество может быть больше в зависимости от количества разрядов, входящих в состав комбина20 ции циклового фазирования, передаваемой в начале каждого блока информационных импульсов и количества проверочных разрядов, передаваемых после него.

Выход одного из триггеров б через схему

«ИЛИ вЂ” НЕ» 9 связан с одним из сумматоров 8, выход которого подключен через схему

«ИЛИ вЂ” IE» 10 к другим сумматорам 8.

Один из входов каждой из схем «ИЛИ—

НЕ» 9 и 10 подсоединен к выходу триггера 4.

З0 Селектор 1 соединен также с выходом схемы

301866

«И» 11, входы которой связаны с триггерами б и с регистром 3.

Информационная последовательность импульсов совместно с комбинацией циклового фазирования и проверочными разрядами поступает параллельно на заблокированные сигналом с регистра 3 вход селектора 1 и на вход одного из сумматоров 8 блока 7. Исходное положение предлагаемой схемы таково, что сигнал управления с выхода триггера 4, подаваемый на входы схем «ИЛИ вЂ” HE» 9 и 10, разрывает цепи обратной связи регистра блока 7, при этом регистр блока 7 работает как обычный сдвигающий регистр.

Информационная последовательность импульсов заполняет регистр блока 7 до тех пор, пока на триггерах б этого регистра не,появится набранная комбинация, соответствующая выбранной комбинации циклового фазирования. На выходе схемы «И» б в момент набора появляется сигнал, поступающий на вход триггера 4 и вход сброса рекуррентного регистра 8, при этом с выхода триггера 4 на входы схем «ИЛИ вЂ” HE» 10 и 9 поступит сигнал, вновь восстанавливающий разомкнутые до этого цепи обратной связи регистра блока 7, и этот регистр начнет осуществлять проверку правильности принимаемой информации по проверочным разрядам.

Одновременно с этим поступление сигнала с выхода схемы «И» 5 на вход сброса рекуррентного регистра 3 устанавливает этот регистр в исходное состояние, и он начинает отсчет количества поступающих с входной клеммы информационных импульсов.

С началом этого отсчета снимается сигнал блокировки, поступающий с выхода рекуррентного регистра 8 на вход селектора 1, информационные импульсы записываются с выхода селектора I в блок запоминающего устройства 2. С окончанием отсчета нужного числа информационных импульсов рекуррентным регистром 3 с выхода последнего на вход триггера 4 поступает сигнал, возвращаюший его в исходное положение, при этом сигнал с выхода этого триггера, поступающий на входы схем «ИЛИ-НЕ» 9 и 10 вновь разрывает цепи обратной связи регистра блока 7, переводя его в исходный режим «поиска комбинации фазирования».

Сигнал окончания счета импульсов информации поступает так же на вход схемы «И»

11. Так как этот сигнал совпадает по времени с моментом возможного появления сигнала

«верно», как результата проверки принятой информации по проверочным разрядам, то сравнение его с результатом декодирования информационных импульсов, образующихся путем поступления сигналов состояния триггера б блока 7 на схему «И» 11, дает сигнал разрешения вывода информации из блока 2

ЗУ через селектор 1 абоненту., который поступает с выхода схемы «И» 11 на один из входов селектора 1.

Одновременно с выводом правильно принятой информационной последовательности импульсов абоненту, регистр блока 7 снова начинает поиск и дешифрирование комбинации циклового фазирования.

Предмет изобретения

Устройство для повышения достоверности двоичной информации, передаваемой по каналам связи, содержащее селектор информационных импульсов, связанный с блоком запоминания информационных импульсов и рекуррентным регистром сдвига, подсоединенным к блоку проверки достоверности информации по дополнительным разрядам, выполненным в виде регистра сдвига на триггерах со связями через сумматоры по модулю два, отлича>ощееся тем, что, с целью упрощения устройства при одновременном обеспечении циклового фазирования, выходы триггеров блска проверки достоверности информации по дополнительным разрядам связаны через схему «И» со входом сброса рекуррентного регистра сдвига, один из выходов которого подсоединен ко входу дополнительного триггера, другой вход которого соединен с выходом упомянутой схемы «И», а выход — со схемами «ИЛИ вЂ” HE», связанными с упомянутым блоком проверки.

301866

Составите,-,ь Л. Багян

Техред Е. Борисова

Корректор О. С. Зайцева

Редактор Т. И. Морозова

Типография, пр. Сапунова, 2

Заказ 1363<7 1Лзд. М 612 Тираж 473 Подписное !

1НИИПИ Когннтста по дслагн изобретений и открытий при Совете Министров СССР

Москва, Я-35, Раушская наб., д. 4/5