Интегрирующий многоканальный преобразователь кодов

Интегрирующий многоканальный преобразователь кодов

Иллюстрации

Показать все

Реферат

 

312257

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 20Х.1969 (№ 1332705/18-24) с присоединением заявки ¹

Приоритет

Опубликовано 19 VIll.1971. Б|оллетень ¹ 25

Дата опубликования описания 13.Х.1971

МПК G 06f 5/04

G 06f 7/50

Коиитет ео делатс изобретеиий и открытий ори Сосете Мииистрсе

СССР

УДК 681.325.53:681.325..54 (088.8) Авторы изобретения

Заявитель

Л. А. Сопочкин, О. П. Полюга и А. В. Седых

Научно-исследовательский институт управляющих вычислительных машин

ИНТЕГРИРУЮЩИЙ МНОГОКАНАЛЬНЫЙ

ПРЕОБРАЗОВАТЕЛЬ КОДОВ

Изобретение относится к области автоматики и вычислительной техники и предназначено для преобразования число-импульсного кода в двоичный код.

Известны многоканальные интегрирующие (суммирующие) преобразователи последовательности импульсов (число-импульсного кода) в двоичный код, содержащие формирователи, арифметическое устройство (сумматор), запоминающее устройство и устройство управления.

Предложенное устройство отличается тем, что в нем выходы всех формирователей через схему «ИЛИ» соединены с единичным входом приемного триггера, выходы которого соединены со входом сумматора и через схему

«ИЛИ» со входом формирователя импульсов обращения к запоминающему устройству, а единичный выход этого триггера через схемы

«ИЛИ» соединен также с единичными входами триггера блокировки генератора опроса формирователей и триггера признака операции, выход переноса старшего разряда сумматора через схемы «ИЛИ» соединен с единичным входом приемного триггера и со входом старшего разряда регистра адреса запоминающегоо устройства.

Это позволяет расширить функциональные возможности устройства за счет опроса формирователей короткими импульсами с большой частотой следования, а также упростить схему устройства за счет использования и-разрядного сумматора для получения 2празрядного двоичного кода по каждому вход5 ному каналу.

Схема устройства изображена на чертеже.

Устройство содержит формирователи 1, на которые подаются сигналы датчиков по шинам 2; сумматор 3; блок управления преоб10 разованием 4, состоящий из приемного триггера 5, генератора опроса формирователей 6 с триггером блокировки 7, формирователя 8 импульсов обращения к запоминающему устройству, триггера признака операции 9, счет15 чика 10, дешифратора 11 и схем «ИЛИ»

12 — 15; запоминающее устройство (ЗУ) 16, содержащее регистр адреса 17, регистр записи 18, регистр чтения 19, синхронизатор 20, клапаны 21; схему «ИЛИ» 22; блок управле20 ння выдачей 23 с регистром-счетчиком кода адреса 24, выходным регистром 25 и шиной запроса 26.

Формирователи 1 осуществляют прием входных сигналов от датчиков, формируют

2ч одиночный импульс из каждого входного сигнала и однократно выдают его по сигналу опроса.

Параллельный сумматор 3 осуществляет сложение единицы со значением информации, хранящейся в 3 у .

312257

ЗУ 16 предназначено для хранения промежуточных результатов суммирования по каждому входному каналу преобразователя.

Блок управления выдачей 28 обеспечивает передачу накопленной информации в канал связи по запросу вычислительной машины по шине 26.

Устройство работает следующим образом.

Блок 4 с помощью генератора опроса 6, счетчика 10 и дешифратора 11 поочередно опрашивает все формирователи 1 и одновременно фиксирует адрес опрашиваемого формирователя в регистре адреса 17ЗУ16. При наличии импульса на выходе опрашиваемого формирователя перебрасывается триггер 5, который запускает формирователь 8, устанавливает признак операции «чтение» на триггере 9, блокирует с помощью триггера 7 генератор б и записывает единицу в сумматор 8.

Импульс формирователя 8 запускает синхронизатор 20, который считывает код ячейки ЗУ по данному адресу на регистр чтения 19. Затем код поступает в сумматор 3, где складывается с единицей. По окончании суммирования синхронизатор 20 сбрасывает триггер 5, который снова запускает формирователь В и посылает в синхронизатор 20 признак операции «Запись». Результат суммирования записывается в ячейку ЗУ по данному адресу. Ilo окончании записи синхронизатор 20 сбрасывает триггер 7, в результате чего генератор 6 деблокируется, и производится опрос следующего формирователя 1.

При отсутствии импульса на выходе формирователя 1, обращение в ЗУ не производится, и спустя время, равное периоду частоты генератора 6, производится опрос следующего формирователя 1.

Если все разряды считываемого по i-му адресу ЗУ кода содержат единицы, то сигнал ,переноса из последнего разряда сумматора 8 перебрасывает через схему «ИЛИ» 22 триггер старшего разряда регистра адреса 17 ЗУ и через схему «ИЛИ» 15 триггер 5. Производится считывание кода ячеек ЗУ по старшему адресу, добавление единицы в сумматор 8, запись результата сложения по старшему адресу, и нулей по i-му адресу.

Если все разряды записываемого по старшему адресу кода содержат единицы, то блок управления выдачей 23 посылает в канал связи сигнал, предупреждающий о возможности потери информации.

С приходом команды из вычислительной машины по шине 26 блок 23 организует выдачу накопленной и преобразованной информации.

Предмет изобретения

Интегрирующий многоканальный преобразователь кодов, содержащий формирователи, сумматор, запоминающее устройство, блок управления выдачей и блок управления преобразованием, содержащий, в свою очередь, приемный триггер, генератор опроса формирователей с триггером блокировки, формирователь импульсов обращения к запоминающему устройству, триггер признака операции, счетчик с дешифратором и схемы «ИЛИ», отличаюи4ийся тем, что, с целью упрощения схемы и расширения функциональных возможностей, выходы всех формирователей через схему «ИЛИ» соединены с единичным входом приемного триггера, выходы которого соединены со входом сумматора и через схему

«ИЛИ» — со входом формирователя импуль35 сов обращения к запоминающему устройству, а единичный выход этого триггера через схемы «ИЛИ» соединен также с единичными входами триггера блокировки генератора опроса формирователей и три repa признака опера40 ции, выход переноса старшего разряда сумматора через схемы «ИЛИ» соединен с единичным входом приемного триггера и со входом старшего разряда регистра адреса запоминающего устройства.

312257

Составитель В. Игнатущенко

Редактор Л. А. Утехина Техред Е. Борисова Корректор Е. В. Исакова

Заказ 2758/16 Изд. № 1142 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2