Устройство приоритетного подключения процессоров к общей магистрали

Устройство приоритетного подключения процессоров к общей магистрали

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗО6РЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

317064

Сова Советских

Социалистических

Республик

Зависимое от авт. свидетельства М

Заявлено 31.XI 1.1969 (№ 1391438/18-24) с присоединением заявки No

Приоритет

Опубликовано 07.Х.1971. Бюллетень М 30

Дата опубликования описания 22.XI.1971

МПК G 061 9/18

Комитет по делам иаабретений и открытий при Совете Министров

СССР

УДК 681.326.3(088.8) Авторы изобретения

В. М. Долкарт, Г. Х. Новик, М. М. Каневский, В. H. Степанов и Ю. М. Евдолюк

Заявитель

УСТРОЙСТВО ПРИОРИТЕТНОГО ПОДКЛЮЧЕНИЯ

ПРОЦЕССОРОВ К ОБЩЕЙ МАГИСТРАЛИ

Изобретение относится к области вычислительной техники.

Известны схемы приоритетного подключения процессоров к общей магистрали с изменяемым приоритетом, выполненные на триггерах, логических схемах и транзисторах.

В известных устройствах для реализации изменяемого приоритета используются отдельные блоки приоритета с достаточно большим количеством оборудования. В таких устройствах с подключением процессов к нескольким модулям памяти через общую магистраль, в случае обращения к модулю памяти, занятого обслуживанием предыдущего запроса, снижается скорость обслу?кивания.

Описываемое устройство отличается от известных тем, что в нем входная шина опроса в каждом процессоре соединена со входом первой схемы «И», другие входы которой соединены с нулевыми выходами триггера приоритета и триггера запроса обращения, а выход которой соединен со входом первой схемы «ИЛИ», вырабатывающей выходной импульс опроса, другой вход первой схемы

«ИЛИ» соединен со входом второй схемы «И», входы которой соединены соответственно с шиlloH занятости памяти и с выходом триггера срочности, третий вход первой схемы «ИЛИ» соединен с выходом третьей схемы «И», входы которой соединены с нулевым выходом триггера запроса обращения, единичным выходом триггера приоритета и выходом формирователя импульсов, вход которого соединен с эмиттером транзистора, подключенного своим входом к выходу второй схемы «ИЛИ», вход которой через схему «И» подключен к входной шине опроса и единичному выходу триггера приоритета, другой вход второй схемы «ИЛИ» связан с шиной гашения запросов, подключен10 ной к нулевому входу триггера занятия магистрали, едпнп IHblll выход которого соединен со входамп схем «11», выходы которых соединены со входами транзисторов, эмиттеры которых соединены с общей магистралью обслу15 живанпя.

Это позволяет сократить оборудование и увеличить быстродействие устройства.

На фпг. 1 изображена блок-схема системы, состоящей из модулей оперативного запом,.20 нающего устройства (ОЗУ) 1 — 4 и процессоров 5 — 8.

В процессоре с самым старшим приоритетом возбуждается шина «опрос обращения», от которой устанавливаются в состояние «1»

25 триггеры запроса обращения B тех процессорах, где есть запрос на связь с памятью, а также возбуждается сигнал «опрос», который последовательно обегает все .процессоры.

Если ни в одном из процессоров нет запро30 са на связь с памятью, то сигнал «опрос», 317064

"1

I пройдя Все процессоры, Возвращается В процессор с самым старшим приоритетом. В этом

Нроиессоре ВЯОВь ВОзбугкдастсЯ сигнал

«опрос», и цикл повторяется. Как только

«опрос» достигнет процессора, в котором есть запрОс на связь с память1о, дальнейшее распространение сигнала «опрос» запрещастся, а данный процессор возбуждает сигнал обращения к ОЗУ, номер ОЗУ и предлагаемую информацию.

Если ОЗУ, которому адресовано это обращение, не занято внутренним циклом чтения или записи, то данный процессор вступает в сеанс связи с этим ОЗУ, и осуществляется передача информации. По окончании сеанса связи ОЗУ возбуждает сигнал «ответ связи», по которому гасятся запросы Во всех процессорах, а в приоритетном процессоре вновь возбуждается сигнал «опрос обращения» и

«опрос».

Если ОЗУ, которому адресовано ооращенис, занято внутренним циклом чтения или записи от предыдущего запроса, то данный процессор, получив сигнал «ответ занятости», либо формирует сигнал «ollpoc», который продолжает распространяться далее к другим процессорам при отсутствии в нем запроса:1а срочное обслуживание, либо сцепляется с магистралью и ждет освобождения ОЗУ для проведения сеанса связ<и при запросе Iа срочное обслуживание.

На фиг. 2 изображена принциппалш1а>1 схема устройства. Кагкдый процессор п>мсет программно управляемый триггер приоритета 9, триггер управления срочностью обслуживания 10, триггер запроса обращения 11, триггер занятия магистрали 12, фор»ll рователь импульсов опроса 18, логические элементы

14 — 85 и транзисторы 86 — 41. Кроме того, все процессоры и модули ОЗУ связаяы мсгкду собой общими шинами «ответ связи», «ответ занятости», «обращения к ОЗУ», номера Вызываемого ОЗУ (ном. ОЗУ) и информационной магистралью (ИМ).

Все процессоры ооъсдппяются общей ниной

«опрос обращения», а каждый процессор имеет входную и выходную шипы импульса ollpoca, которые объединяют все процессоры в з",мкнутое кольцо распространения импульсов

«опрос».

Схема работает следующим образом.

В процессоре с самым старшим HpltopnTeтсм программно устанавливается в «1» трп-.гер приоритета 9, и схема «И» 15 сквозно:.о распространения опроса запирается. Входной импульс опроса в этом процессоре через схемы «И» 19, «ИЛИ» 18 и трапзпстор 86 поступает на Общую шину «опрос обраще1шя» и через схему «И» 25 устанавливае-, В «!» триггеры запроса обращения 11 во все: -,ех процессорах, где есть запрос oopaùånn÷ к и"-мяти. Кроме того, во всех процессорах возбуждаются формировател I импу It cGH оп 0са 18, импульсы с которых поступают па схемы «И» 16 и 80, которые не заперты только в процессорс с самым старшим приоритетом.

В этом процессоре возбуждается схема «И»

16, еслл его триггер запроса обоагцения 11 находится в состоянии «О», и через схему

«ИЛИ» 14 вырабатывается выходной импульс опроса, который является входным импульсом опроса для следуюп>его процессора.

= слп ь процессоре с самым старшим приоритетом триггер запроса обращения стоит в

10 «1», то импульс с выхода формирователя 13 возоуждает только схему «И» 80 и через схему «ИЛИ» 28 устанавливает триггер занятия магистрали В «1». При этом через схе Ibl «И»

81 — 85 и транзисторы 87 41 возбуждаются

15 шины обращения к памяти, номер ОЗУ и информационная магистраль.

То ОЗУ, помер которого совпадает с номером На ши lax, либо сцепляется с >магистраль10 для проведения сеанса связи (если оно сво20 бодно) и по окончании этого сеанса выдает импульс «ответ связи», либо вырабатывает сигнал «ответ занятости» (если оно занято внутренним циклом чтения или за:Incn от предыдущего запроса).

25 В случае появления cHPíàëà «ответ связи» в процессоре с самым старшим приоритетом гасится триггер занятия магистрали 12 и во всех процессорах гасятся триггеры запроса обращения П, а через схему «ИЛИ» 18 и

50 транзистор 86 возбуждается шина «опрос обращения» и формирователя импульсов опроса 18. Кроме того, через схему «И» 25 во всех процессора ., где есть запрос обращения к памяти, вновь установятся в «1» триггеры за55 проса оора:це:tnÿ 11. Б процессоре с самым

"таршпм прпорптстом через схемы «И» 16 и

«Ио! И>> 14 ВозомждаетсЯ БыхОДПОй импульс опооса, который посгупает 11а следующий процессор.

g0 Если из ОЗУ пришел сип1ал <ответ занятости», то оп через схему «И» 17 и «ИЛИ» 14

Возбугкдае г Выходцуlo IIIHIIх H ll, ;lbca ОпрОса

В том случ;,c. Когда дa111!ый процессор дал зa—

llp0c на Оослугкивание, по еще не требх ется

45 срочное подключепце его к магистрали и он

1,10жет e II p Ilcl

Предмет изобретения

Устройство приоритетного подключения npo:.tcccopoâ к общей магистралл, содержащее триг, cphl,;. O-,ическле схемы, формирователи импульсов и транзисторы, огличати,ееся тем, 55 что, с целью сокращения оборудования и увеличе1п1я б IcTpoдспствия, входная шина опроса H каждом процессоре соединена со входом перзой схемы «И», другие Входы которой сосд11п":IU нулевыми Выходами триггера приоь0 р11тста и тр:tã:åða запроса обращения, а вы ;03, соедипс11 со Входом первой схемы «ИЛИ», 1111рабагыва ошей В Вход on импульс опроса, друпгй Вход первой схемы «ИЛИ» соединен со входом второй схемы «И», входы которой б5 соедш:е ы соответственно с шиной занятости

317064 памяти и с выходом триггера срочности, третий вход первой схемы «ИЛИ» соединен с выходом третьей схемы «И», входы которой соединены с нулевым выходом триггера запроса обращения, единичным выходом триггера приоритета и выходом формирователя импульсов, вход когорого соединен с эмиттером транзистора, подключенного своим входом к выходу второй схемы «ИЛИ», вход которой через

4ххг 7

С

mmmm сдяза

/Г>&Р JCiHRI1Ee!!!!! (ЙЩРНОЯ хо осе os> т

ЬЪхед I .ыпулгы8

Олржа1 диппульсп8

onpc>cp с"иг 2

Составитель Е. Иванеева

Техред Т. Т. Ускова Корректор И. М. Шматова

Редактор М. Аникеева

Заказ 3100/9 Изд. № 1307 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, д. 2! !

1 !

I

)ф у (ф (Ъ, схему «И» по.дключен к входной шине опроса и единичному выходу триггера приоритета, другой вход второй схемы «ИЛИ.> связан с шиной гашения запросов, подключенной к ну5 левому входу триггера занятия магистрали, единичный выход которого соединен со входами схем «И», выходы которых соединены со входами транзисторов, эммитеры которых соединены с общей магистралью обслуживания.