Устройство дискретного фазирования двоичныхсигналов

Устройство дискретного фазирования двоичныхсигналов

Иллюстрации

Показать все

Реферат

 

3I909 5

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социзлистических

Республик, + Ф

Зависимое от авт. свидетельства №

Заявлено 06.11.1970 (№ 1403156/26-9) с присоединением заявки №

Приоритет

Опубликовано 28.Х.1971. Бюллетень № 32

Дата опубликования описания 24.1.1972

МПК Н 041 7/00

Комитет ло делзм изобретений и открытий ори Совете Министров

СССР

УДК 621.394.625 (088.8) ВСЕОООЗНАЯ

ВЯЛ;!- 3-;: :. " " .",:ц

БИБД„4 - -1," к

Авторы изобретения

В. И. Новиков и М. Г. Башманов

3 аявитель

УСТРОЙСТВО ДИСКРЕТНОГО ФАЗИРОВАНИЯ ДВОИЧНЫХ

СИГНАЛОВ

Изобретение может быть использовано в системах синхронного фазирования телеграфной техники и технике передачи данных.

Известны устройства дискретного фазирования двоичных сигналов, содержащие генератор с управляемым делителем, дешифратор и преобразователь кода, в котором изменение фазы производится путем добавления или вычитания импульсов на входе управляемого делителя в зависимости от величины и знака фазового рассогласования.

Однако известные устройства обладают невысокой скоростью фазирования.

С целью ускорения фазирования в предлагаемом устройстве выходы преобразователя подключены к соответствующим разрядам управляемого делителя, а ко входу преобразователя подключен выход дешифратор а, каждый вход которого подключен к разрядам управляемого делителя.

На фиг. 1 дана блок-схема предлагаемого устройства дискретного фазирования двоичных сигналов; на фиг. 2 — диаграмма, поясняющая работу устройства.

Устройство содержит генератор 1 с управляемым делителем 2, дешифратор 8 и преобразователь кода 4, выходы которого подключены к соответствующим разрядам управляемого делителя 2, используемого как двоичный счетчик, Ко входу преобразователя кода

4 подключен выход дешифратора 8, каждый вход которого подключен к разрядам управляемого делителя 2, с выхода последнего снимаются управляющие импульсы.

Состояния 0... 000, 0... 001, изображенные на фиг. 2, принимаются управляемым делителем 2 при поступлении на его вход N импульсов, где N — коэффициент деления делителя 2. Стрелками обозначены состояния, в которые переходит делитель 2 под действием сигналов, характеризующих величину и знак фазового рассогласования, из состояния

1... 000, соответствующего поступлению на вход делителя импульсов, число которых равно половине коэффициента деления N/2.

С генератора 1 серия импульсов поступает на управляемый делитель 2 с коэффициентом деления N. При отсутствии фазового рассогласования с момента выдачи одного управляющего импульса до другого делитель 2 принимает N различных состояний. Дешифратор 8 определяет состояние 1... 000, соответствующее поступлению в делитель т/2 N импульсов и выдает в преобразователь 4 сигнал, являющийся разрешающим на преобразование входных сигналов, характеризующих величину и знак рассогласования фазы, в сигналы, с помощью которых производится уста30 новка делителя в состояние, соответствующее

319095

Предмет изобретения иг. 7 сь ъ с с> с с: с о с о о о о с о

Фиг, 2

Составитель Г. Челей

Техред Л. Богданова

Корректоры: T. Китаева и Т. Бабакина

Редактор Т. Морозова

Заказ 3785/18 Изд. № 1488 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, и р. Са пун ова, 2 знаку и величине рассогласования фазы, в результате происходит изменение состояния

1... 000 в состояние, учитывающее величину и знак рассогласования фазы. При опережении управляющих импульсов по фазе делитель устанавливается в состояние, предшествующее 1... 000, а при отставании — в состояние, последующее состоянию 1... 000.

При отсутствии рассогласования по фазе никакого преобразования состояния делителя

2 не происходит, и фаза управляющих импульсов не изменяется.

Устройство дискретного фазирования двоичных сигналов, содержащее генератор с управляемым делителем, дешифратор и преобразователь кода, отличающееся тем, что, с целью ускорения фазирования, выходы преобразователя подключены к соответствующим разрядам управляемого делителя, а ко входу

10 преобразователя подключен выход дешифратора, каждый вход которого подключен к разрядам управляемого делителя.