Устройство для автоматического определения интегральных оценок графиков

Устройство для автоматического определения интегральных оценок графиков

Иллюстрации

Показать все

Реферат

 

332464

ОПИСАН И Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советвиа

Социалистическив

Республик

Зависимое от авт. свидетельства №

Заявлено 02.III.1970 (№ 1409292/18-24) с присоединением заявки №

Приоритет

Опубликовано 14.III.1972. Бюллетень № 10

Дата опубликования описания 25.IV.1972

М. Кл. G 06f 15/34

Комитет по делам изобретений и открытий при Совете Министров

СССР

УД К 621.317,757(088.8) Авторы изобретения

Ю. И. Евтеев и Б. Н. Юрухин

Заявитель

Воронежский политехнический институт

УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО ОПРЕДЕЛЕНИЯ

ИНТЕГРАЛЬНЫХ ОЦЕНОК ГРАФИКОВ (p, ()—

I c—

fi = fo тр (т)—

Электромеханпческие средства программного изменения частоты позволяют использовать весьма ограниченный набор фиксированных

20 значений требуемых частот.

Поскольку при вычислении таких интегральных оценок графиков, как начальные моменты любых, порядков, коэффициенты ряда Фурье, спектральные плотности и значе25 ния автокорреляционных функций для каждой из оценок требуются различные программы изменения функциональных параметров (коэффициентов деления импульсов или частоты счетных импульсов), то и реализуют

3Q эти программы с помощью различных специализированных устройств.

Изобретение относится к области вычислительной техники, а именно, к устройствам для автоматического определения интегральных оценок графиков (начального момента любого порядка, коэффициентов Фурье спектральных плотностей, значений автокорреляционных функций и т. д.).

Известны время-импульсные устройства, осуществляющие непосредственную обработку графиков в процессе сканирования ординат и выдающие результат в виде показания счетчика импульсов после полного сканирования графика.

Такие устройства основаны или на последовательном делении числа эталонных (счетных) импульсов с помощью счетчика с переменным коэффициентом деления или на изменения частоты счетных импульсов при переходе от одного разового измерения ординаты графика к другому. Эти устройства реализуют следующий алгоритм вычислений:

n i 1; и

1 =- Х ;()Р () = Х „Р; т =1 f где Y — искомая интегральная оценка (начальный момент) коэффициент Фурье и т. д.; (i) — анализируемая функция, за писанная графически и заданная i-ми значениями; весовая функция, определяющая впд искомой оценки и заданная i-ми значениями; порядковый номер ординаты; шаг между отсчетами ординат; скорость сканирования вдоль ординат графика длительность однократного сканирования -й ординаты; частота, требующаяся для однократного сканирования т-й ординаты.

332464

Известное устройство содержит генератор частоты калиброванных импульсов, счетчик импульсов, вход которого соединен с выходом схемы совпадения, один из входов которой подключен к выходу блока ввода ординат графика, блок шагового перемещения носителя записи и блок программы.

Целью изобретения является расширение функциональных возможностей устройства, т. е. создание такого устройства для автоматического определения интегральных оценок графиков, которое, будучи основано на программном изменении частоты счетных импульсов, позволяет определить широкий круг интегральных характеристик.

Указанная цель достигается тем, что в устройство введены блок разрядных дешифраторов, счетчик поразрядного деления и схема временной задержки. Причем первая группа входов блока разрядных дешифраторов подключена к выходам блока программы, а вторая группа — к,выходам счетчика поразрядного деления, вход которого подключен к выходу генератора частоты калиброванных импульсов. Упр авляющий выход блока р азрядных дешифраторов соединен со входом блока шагового перемещения носителя записи, выход поразрядных частот — ко второму входу схемы совпадения,а вход сброса «единицы»вЂ” к выходу схемы временной задержки, подключенной к одному,из выходов блока ввода ординаты графика.

Блок разрядных дешифраторов состоит из последовательно соединенных дешифраторов по числу разрядов счетчика поразрядного деления. Причем одни выходы разрядных дешифраторов объединены и образуют шину сброса «единицы», другие их выходы также объединены и образуют шину поразрядных частот.

Каждый разрядный дешифратор содержит триггер с раздельными входами, инвертор и схемы совпадения. Один вход триггера подключен к клемме, входящей в первую группу входов блока разрядных дешифраторов, второй вход — к выходу схемы совпадения на два входа, один из входов которой подключен к шине сброса «единицы», второй — ко входу дешифратора и к одному из входов схемы совпадения на три,входа, второй вход которой соединен с выходом триггера и входом инвертора, а третий вход в с входной клеммой, входящей во вторую группу входов блока разрядных двшифраторов, а выход — к шине поразрядных частот.

Такое построение устройства позволяетсделать его малогабаритным, простым в изготовлении многофункциональным по назначению.

На фиг. 1 изображена блок-схема устройства; на фиг. 2 — схема блока разрядных дешифраторов; на фиг. 3 — схема одного разрядного дешифратора.

На чертежах обозначено: 1 — блок программы, 2 — блок разрядных дешифраторов, 8— счетчик поразрядного деления, 4 — |генератор

45 д V 2m " ар аz а1

2 2> 2 л m и m

50 и m

= с,"», NJ, где С вЂ” постоянная устройства; а, аь....,а; — цифры числа р1(i), записанного в двоичной системе счисления, _#_ — число импульсов, зафиксированных при 1-м сканировании i-й ординаты;

60

) 1»1 — число импульсов, зафиксирог=о ванных за все время сканирования i-й ординаты.

4 tBcToTbI калиброванных,HMiIIQJIbcoB, 5 — cxeMB временной задержки, б — блок ввода ординат графиков, 7 — вентильная схема, 8 — счетчик импульсов, 9 — блок шагового перемещения

5 носителя записи, 10 — 13 — разрядные дешифраторы, 14 — инвертор, 15 — схема совпадения на три входа, 1б — схема совпадения на два входа,и 17 — триггер.

Блок программы 1 соединен поразрядно с

10 соответствующими разрядными дешифраторами 10 — 18 блока 2.

Выходы разрядных дешифраторов соединены через общую шину с вентильной схемой 7 и через нее со счетчиком импульсов 8. Дру15 гой вход схемы 7 подключен к выходу блока ввода ординат графиков б. Блок б соединен через схему временной задержки 5 и общую шину со всеми входами отдельных разрядных дешифраторов. Выход дешифратора низшего

20 разряда соединен со входом блока шагового перемещения носителя записи 9.

Разрядный дешифратор содержит триггер памяти 17 с раздельными входами, две схемы совпадения 15 и 1б и инвертор 14.

25 Один вход триггера 17 соединен с блоком ,программы 1, второй — с выходом схемы совпадения 1б на два входа, входы которой соединены со схемой временной задержки 5 и выходом соседнего дешифратора 11 высшего

30 разряда.

Выход триггера 17 соединен через инвертор

14 с соседним дешифратором низшего разряда и с одним входом схемы совпадения 15 на три входа, два остальных |входа которой сое35 динены с выходом дешифратора высшего разряда и с выходом соответствующей съемной ячейки счетчика, поразрядного деления. Выход схемы совпадения 15 подключен к общей шине поразрядных частот.

40 Определение интегральных оценок графиков с |помощью предложенного устройства основано на следующем преобразовании исходной формулы:

332464

Число повторных сканирований ординаты равно сумме цифр числа р (!), записанного в двоичной системе счисления.

Из блока программы 1 при сканировании -й ординаты в блок 2 разрядных дешифраторов подается число ср (i) в двоичНой системе счисления, цифры которых запоминаются триггерами 17 зарядных дешифраторов, прочитывающих поразрядно это число. Если состояние дешифратора соответствует символу

«единица», то частота счетных импульсов на выходе этой счетной ячейки счетчика пораз1 рядного деления f,= fo —. по падает через схему совпадений на шину поразрядных частот. Если состояние этого дешифратора соответствует символу «нуль», то он посылает команду на чтение следующего низшего разряда, записанного в программе числа, а частота этой счетной ячейки счетчика 8 не проходит на шину поразрядных частот, так как схема совпадения 18 в этом случае закрыта. Чтение следующих низших разрядов производится аналогично.

После просмотра -й ординаты при f; частоте на входы всех разрядных дешифраторов подается сигнал сброса «единицы», который сбрасывает «единицу», соответствующую этой частоте, а очередной просмотр -й ординаты осуществляется при частоте, соответствующей дешифратору низшего разряда, в котором триггером памяти записана «единица».

Так как на схему 7 поступает сигнал, длительность 1; которого пропорциональна ординате V (1), то при J -ом сканировании счетчик им пульсов фиксируется число Л,.

После того как i-я ордината просмотрена при всех частотах f;, дешифратором наинизшего разряда дается команда на вход блока шагового перемещения носителя записи 9 и лента с записью переносится на шаг Л1 для измерения i+ 1 ординаты и одновременно на блок программы 1 .поступает новое число.

Предмет изобретения

1. Устройство для автоматического определения интегральных оценок графиков, содержащее генератор частоты калиброванных импульсов, счетчик импульсов, вход которого соединен с выходом вентильной схемы, один из входов которой .подключен к выходу блока ввода ординат графика, блок шагового перемещения носителя записи и блок программы, отличающееся тем, что, с целью его упрощения и расширения функциональных возможностей, в него введен блок разрядных дешифраторов, счетчик поразрядного деления и схема временной задержки, причем первая группа входов блока разрядных дешифраторов подключена к выходам блока программы, вторая группа — к выходам счетчика поразрядного деления, вход которого подключен к

20 выходу генератора частоты калиброванных импульсов, у правляющпй выход блока разрядных дешифраторов соединен со входом блока шагового перемещения носителя записи, выход поразрядных частот — со вторым

25 входом вентпльной схемы и вход сброса «единицы» — с выходом схемы временной задержки, подключенной к одному из выходов блока ввода ординат графиков.

З0 2. Устройство по п. 1, отличающееся тем, что в нем разрядный дешифратор содержит триггер с раздельными входами, инвертор н схемы совпадения; причем один вход триггера .подключен к первой входной клемме разЗ5 рядного дешифратора, второй — к выходу схемы совпадения, один нз входов которой подключен к шине сброса «единпцы», второй — к сд виговому входу дешпфратора и к одному из входов схемы совпадения на три

40 входа, второй вход которой соединен с выходом триггера и входом инвертора, третий вход — со второй входной клеммой, а выход — с шиной поразрядных частот.

332464

Ф и Г. 2

Составитель В. Кудрявцев

Тех р ед А. Камыш ни кона

Корректор Л. Орлова

Редактор Л. Утехина

Заказ 1018/14 Изд. К> 358 Тираж 448 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2