Устройство синхронизации по циклам в канале адресной системы связи

Устройство синхронизации по циклам в канале адресной системы связи

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е 336826

ИЗОЫ ЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Сасетсмив

Социалисти".ес(тиз

Респуолин

Зящ(симое от авт. свидетельства №вЂ”

М.Кл. Н 04l 7/02

3;Iявлспо 10.!1!.1969 (¹ 1324201/26-9) присоединением заявки №вЂ”

Г1 р иор птет—

Опубликовано 21 !Ч.1972. Бюллетень № 14

Д((тя опубликования описания 29 Ч111.!9 2

Комитет по делам изоСретений и откр(>тмм рри Совете Министров

СССР

УДК 621.394,662.2 (088.8) Л(! ОРI,I пзобрс гспия

М, Н. Колтунов, Г. В, Коновалов и 3. И. Лангуров второ;озндя

3Нй и, 3-.!;.!» Щ1;. Щ

Заявитель

УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО ЦИКЛАМ

В КАНАЛЕ АДРЕСНОЙ СИСТЕМЫ СВЯЗИ

Устройство относится к технике передачи дпскрет:(ых сообщений в условиях интевсив(ых импульсных помех. Применение устройства особенно целесообразно прп передаче дпс(рс rI(i» z соооще(!)Ii! ь яси их !)0((но-3 )pee.lûõ системах связи с чаcTОТ)(о-време)(иой .матрицей (AACC с ЧВМ). где при использовании способов, ос((ова грп ы х ив передаче деш ифрируемой па приеме сивхрогрупп(! (маркер ой группы), обычно довольно велика вероят:(ость сбоя при дешифрации.

11звесгпые устройства синхронизации по циклам B канале адресной системы связи cGдержат дешифратор маркерных групп, делитель, схемы совпадения, преобрязовате,(п-»3копители «код-аналог» и блоки cpa()I(e!I)(».

Цель изобретения — упрощение устройсгва

IipIl сохранен)и надежности в работе.

Указанная цель достигается тем, ч(о парафазпые выходы делителя по(дкл(оче,.(ы,ко входам преобрязовател й-накопителей, выходы которых соединены со входами блоков срявпе пя. При этом каждой ячейке делителя соответствует один блок сравнения, а )(,i;оды блоков подкгпочепы ко входам формпроватсIя си((хросигняла, причем ho входу каждой из последовательно сос ))!(le»III (v схем совпаден;(я формирователя синхросигнала подключен

«ыход соответству)оп)е(т! ячейки дес(и еля, а другие входы схем совпадения подключеиь! к выходам триггеро в за(поминания формирова(сля сп хросигиала.

Сформированный таким образом двоичный сш..(ал номера .позиции, на которую чаще вссБ го поступают импульсы с выхода дешифратора марксрных групп и которая с наибольшей всроятпостью соответствует началу цикла, запоминается в триггерах запо)(ипаHI(51, число которых соответствует числу разрядов, цс!)б(О ходпмых для двоичной записи числа позиций цикла. Фазу .делителя-распределиTcëÿ устапавливают прп поразрядном con!!3äcI(èè указанного номера с номером комбинации, llilбраипой )(а триггсрах делителя-ряспредели(5 тел я.

Блок-схема устройства приведена па чертеже.

c r p o i I c 7 II 0 с 0 с О и т и 3 де ш и (1) р (1 то р (1 м с! 1)

I,cðiIoé групщ,i 1, оповпя(ощсго маркерпу!О

20 гр)()п1 и >(:(формяц)шипом сщ" (ялс и при дсш:(фрации группы, соответствук)щей маркер(>ой группе формпрукнцего спг.(а (я, отмечающего предполагаему(0 позиции> начала цикла; из анализирую!(его узла (узла Опоз авятеля

25 !!о»ера маркериой,позиции) 2, Опозпакпцсго, li0 )(стсче((ии зада)и(ОГО >(пса! а ц1(!",(О;>, ко! 0,)ое

Однозначно связано с требуемой помехоусгollчпвостыо, номера позиции цикла. II(! которую чаще всего поступали импульсы с дешпфря30 тора )(3pi(cplioli гр1.ппы 1 и которая с паи336S26

5 (О

3

00 б; OIUOII 1:(рОЯ .!(Ос bio (:, .Оэ (!. с !ilx с(II:! 13, Iv ! (!(:.,!(l, и узла фо(рмирова((((!((,с!(((х(роспгнала 8, формирующего сигнал, QicT:(:(; (;ливающий фазу пр((смпого !)аопредел;.тс (((:: соответствии с номером, указанным,у:!. (О) опозчавателя ! О )1 с l) 1 ) I а !) к е р П0 11 1)О 3 и Ц, .1! i

5 зсл опозпавателя номера )(I() ., Cðíoé позицг(и 2 состоит из делителя-!)ас1(роде()(ителя 4, представляющего собой iilнейку двоичных элементов 5! — 5 д (где Ii — !!!Сло разрядов, необходп)(ых для записи «:(воичном !(()((е гнсла .позиций в цикле), рабо)-ающих в режиме деления т;-(ктовой частоть; (I выдающих па

cI:oIIY выходах в Ipollcccå л" гния номер 1(роСЧИТЫ(ВаЮ1ой (ПОЗИЦИИ В ДЗО(!ЧПO (I КОДЕ, И СХЕМ совпаде(п(я 6! — () )„, (попарно .I;:äêëþ÷åííbiõ к каждому двоичному элементу 5! — 5 „делителя-распределителя и в зависимости GT ñîñòîÿиия двоичного элемента по(1(еремснно открываемых для сигналов с дсш;нрратора маркер1(ой г1)у)ппы 1,.

Выходь схем совг(аденпя 0(— )) ), соединяютсл с преобразователями-(пако(!((гтелями 7(— 7.„, . которые накапливают импу lbcbl .с Bblxojlа дешп(рратора 1, в течение заданного числа ц)гидов делителя-.распределителя.

Н;(пряжен((с с выходов накопителей ка)кдого элемента делителя-распределителя попарно сравнивают с помощью (ко)ппараторов

8; — 8„. По нстсчении зада)(ного числа циклов, определяемого счет-(иком пиклов 9, .произво:(птся опрос компараторов, в результате чего поразрядно определяется, на каких накопителях в каждой из сравниваемых пар накопились большие на(пряжания.

Если в данном разря(де большее напряжение накоплено в накопителе с,нечетным номером, то с выхода компаратора при опросе поступает импульс, а при накоплении больше))о напряжения в .накопителе с четны м номером импульс,с .выхода,компа(разора не поступает.

Опрос ко(мпаратора производи(тся .по и стечении заданного числа циклов, работы делителяраспределителя 4 импульсов,со счетчика циклов 9. После опроса п(рои(сходит, сброс накопмтеля им(гульсом олроса, заде(ржа(нны(м на линии задер)к(ки 10.

При о(1(росе компараторов иа их выходах ((о(разрядно формируется двоичный cHIHoл HG мера позиции, на которую чаще всего поступают иипульсы с дешифратора 1 и которая с наиболbillåi(вероятностью является позицией начала цикла. Этот двоичный номер заг(омннается далее в узле формирователя 8. Узел (рормиро(вания свнхроснгнала 8 состоит из триггеров запоминания 11,— 11„, на которых, iio окончанию заданного числа циклов, запоминается двоичный номер оозиции начала цикла, выдаваемый (ком(параторами 81 — 8», из соединенных последовательно схем совпадения 121 — 12„, которые подсоединены к выходам триггеров за(поминания 11! — 11„и (ко вторым входа(м (кото(рых (под(соединены выходы двоичных элементов 5i — 5„делителя-.распределителя 4.

При поразряд(но(м совладении двоичного номера позиции начала цикла, записанного на триггерах запоминания 11,— 11„, с комбинацией, избранной на элементах делителя-рас. пределителя 4, отирываются поразрядные схемы совпадения 12! — 12„и через их на установку фазы делителя-распределителя 4 проходит тактовый имп ульс, задержанный в пределах периода па линии задержки 18, который производит установку фазы в момент просчета делителем-распределителем 4 позиции, номера которой записаны на триггерах запоминания 11! — 11„.

Предмет изобретения

Устройство синхронизации по циклам в канале адресной системы связи, содержащее дешифратор маркерных груп(п,,делитель, схемы совпадения, преобразователи-накопители

«код-аналог» и бло ки сравпе)11(я, ouu ;a)oui eeся тем, что, с целью уп(рощения устройства, парафазные выходы каждой двоичной ячей;и делителя подключены через схемы совпадения ко входам .преобразователей-накопителей, выходы которых соединены со входами блоков сравнения, при этом каждой двоичной ячейке делителя соответствует один блок (сравнения, а выходы указанных блоков .по дключены «о входам формирователя синхросигнала, 1(ричем ко:входу каждой из последовательно соединенных схем совпадения формирователя синхросигнала (подключен. выход соответствующей ячейки делителя, а другие входы схем сов(падения .подключены к,выходам триггеров запоминания формирователя синхросигнала.

336826

Редактор Л. Мазуронок

Корректор Л. Васильева

Заказ 3037 Изд. № 547 Тираж 448 Подписное

ЦНИИПИ Комитета ло дачам изобретений и открьвтнй лри Со1вете Министров СССР

Моск па, Ж-35, Раушакая наб., д. 4/5

Областная типография Костромского управления,по гпечачи тг

Составитель Ю. Гаврилов

Техред Л. Богданова