Устройство частотной автоподстройки

Устройство частотной автоподстройки

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено ОЗЛХ.1970 (№ 1476693/26-9) с присоединением заявки ¹

Приоритет

Опубликовано 14.VI.1972. Бюллетень № 19

Дата опубликования описания 21Х111.1972

Ч. Кл. Н 03b 3/04

Комитет по делам изобретений и открытий при Совете слинистрое

СССР

УДК 621.316.726(088.8) Автор изобретения

Д. Кислюк

Заявитель

УСТРОЙСТВО ЧАСТОТНОЙ АВТОПОДСТРОЙКИ

Известны устройства частотной автоподстройки, содержащие смеситель, блок фильтрации сигнала с выхода смесителя, частотный дискриминатор, низкочастотный фильтр и перестраиваемый генератор, Цель изобретения — ускорение подстройки частоты. Достигается она тем, что блок фильтрации предлагаемого устройства выполнен из и параллельно включенных фильтров с разными полосами пропускания, настроенных на одну частоту, которые подключены к частотному дискриминатору через первый электронный переключатель на и положений и ко входу установки направления переключения блока коммутации режихта через и линеек обнаружителя сигнала и второй электронный переключатель па и положений, а входы управления электронных переключателей подсоединены к выходам блока коммутации режима, вход смены состояния которого связан с выходом формирователя конца цикла сравнения частотного дискриминатора. Выходы состояний старших разрядов реверсивного счетчика интегратора подсоединены через дешифратор ко входу установки коэффициента дсления младших разрядов.

На чертеже приведена функциональная схема устройства.

Устройство содержит смеситель 1, блок фильтрации 2, электронный переключатель 8, частотный дискриминатор 4, интегратор 5, управляемый делитель б, блок обнаружения сигнала 7, блок коммутации режима 8.

На смеситсль 1 по входу 9 поступает из радиоканала сигнал с нестабильной частотой.

На другой его вход через вспомогательный смеситель 10 и умножитель частоты 11 попадает сигнал с выхода управляемого делителя

6. На вход 12 смесителя 10 поступает сигнал

10 стаоильной частоты f ьлt., переносящий частоту сигнала (с выхода делителя б) в сторону высоки." частот.

Сигнал разностной частоты с выхода смесителя 1 проходит на блок фильтрации 2, coj5 стоящий из и параллельно включенных фильтров 18 с одной и той же средней частотой f и с полосами пропускания Л т ... Я, где

hf — диапазон изменения частоты входного сигнала. Выходы всех и фильтров блока

20 фильтрации 2 подсоединены к частотному дискриминатору 4 через электронный переключатель 8. В каждый момент сигнал на вход частотного дискриминатора подается с одного из и фильтров, В течение цикла сравнения в

25 частотном дискриминаторе 4 частота сигнала на выходе смесителя 1 сравнивается с частотой эталонного сигнала, поступающего в устройство по цепи 14. Число, пропорциональное измеренной разности частот, поступает с ча30 стотного дискриминатора 4 по цепи 15 на интегратор 5. Число, находящееся в интеграто342275

20 ре 5, определяет коэффициент деления управляемого делителя 6 частоты опорного сигнала, подаваемого на вход 16 устройства.

Для формирования сигналов, подключающих ко входу частотного дискриминатора выход того или иного фильтра блока фильтрации, служат последовательно подключенные к блоку фильтрации 2 блок обнаружения сигнала 7, второй электронный переключатель 8 и блок коммутации режима 8.

Блок обнару>кения сигнала 7 состоит из и линеек, каждая из которых содержит ампли-. тудный детектор 17, фильтр нижних частот

l8 и пороговый элемент 19, причем j-тая линейка блока обнаружения сигнала 7 подключена к выходу J-того фильтра блока фильтрации 2. Полоса пропускапня О фильтра ниж1 порядка— т„ т где Тц — — — время цикла сравнения частот и в частотном дискриминаторе 4, Т вЂ” время подстройки частоты. Ооа электронных переключателя 8 работают синфазно: если к частотному дискриминатору подключен 1-тый фильтр блока фильтрации 2, то ко входу 20 установки направления переключения блока коммутации режима 8 подключен выход 1-той линейки блока обнаружения сигнала 7. Вход

21 смены состояния блока коммутации режима 8 связан с выходом конца цикла сравнения частотного дискриминатора 4. Если при работе с j-тым фильтром в конце цикла сравнения на выходе 1-той линейки блока обнаружения сигнала 7 оказывается уровень «1», блок коммутации режима 8 переходит в следующее j+1-е состояние, когда, управляя электронными переключателями 8, выходной сигнал с блока коммутации по цепи 22 подключает к частотному дискриминатору j+1-й фильтр блока фильтрации 2 и j+1-ю линейку — ко входу 20 установки направления переключения (при j =n состояние блока фильтрации 2 остается неизменным). Если же HB выходе j-той линейки оказывается уровень

«0», блок коммутации режима 8 переходит в

1 — 1-е состояние, когда подключаются I — 1-й фильтр и j — 1-я линейка (при j=l состояние блока коммутации остается неизменным).

Сигналы с фильтров блока фильтрации проходят на частотный дискриминатор через и триггеров Шмитта 23, что обеспечивает возможность построения электронных переключателей 8 на цифровых элементах.

Электронные переключатели 8 состоят из и ячеек совпадения «И» 24, на входы управления которых поступают сигналы с и выходов 22 блока коммутации режима 8 и ячейки объединения «ИЛИ» 25, Блок коммутации режима 8 может быть выполнен на базе реверсивного счетчика 26 на и состояний. При этом вход установки направления переключением блока коммутации режима 8 является входом установки направления счета ревер25

65 сивного счетчика 26. Уровень «О» на входе

20 является сигналом вычитания уровень

«1» — сигналом сложения. Импульс с выхода конца цикла сравнения частотного дискримиг атора 4 (цепь 21) поступает через ячейку

«И» 27 на счетный вход реверсивного счетчика 26. Цепи 22 управления электронными переключателями 8 являются выходами дешифратора 28, связанного с разрядами реверсивного счетчика 26. Если счетчик находится в

j-том состоянии, то дешифратор 28 вырабатывает уровень «1» на своем 1-том выходе.

При отсутствии полезного сигнала на входе устройства (цепь 9) реверсивный счетчик

26 находится в состоянии «1». При этом к частотному дискриминатору 4 оказываются подключенным выход первого фильтра блока фильтрации 2 с наибольшей полосой Л ь а ко входу 20 блока коммутации режима 8 — выход первой линейки блока обнаружения сигнала 7, на выходе которой, как и на выходах всех остальных линеек, постоянно присутству ет уровень «0».

При появлении на входе 9 полезного сигнала на выходе первой линейки блока обнаружения сигнала 7 с некоторой задержкой

1 т = — (Т„вырабатывается уровень «1».

Тогда очередной импульс в цепи 21 переводит реверсивный счетчик 26 во второе состояние.

При этом в конце цикла сравнения частота на выходе управляемого делителя б изменяется на такую величину, что сигнал на выходе смесителя 1 попадает в полосу пропускания второго фильтра блока фильтрации 2 с полоcoH Л((Л/ь

Аналогичным образом реверсивный счетчик

26 переходит в состояния третье, четвертое и т. д. до и-ного. При прекращении сигнала на входе 9 реверсивный счетчик 26 последовательно возвращается из и-ного состояния в первое. Для предотвращения зацикливания реверсивного счетчика служит концевой фиксатор 29, состоящий из ячеек «И» 80, 31, ячейки «ИЛИ» 82 и инверторов 88 и 84. Выход первого состояния дешифратора 28 подсоединен к ячейке «И» 80, а выход и-ного состояния — к ячейке «И» 31. Когда реверсивный счетчик находится в первом (n-ном) состоянии, концевой фиксатор 29 запрещает проход импульсов цепи 21 на счетный вход реверсивного счетчика 26 при наличии сигнала вычитания (сложения) на входе 20.

Частотный дискриминатор 4 выполнен на базе измерительного счетчика 85 и эталонного счетчика 86. Импульсы на счетный вход счетчика 85 подаются с выхода электронного переключателя 8 через ячейку «И» 87. Емкость счетчика 35 Л ц=(ПТц, Сравнение частот начинается с момента открытия ячейки «И»

87 потенциалом триггера 88. Первый импульс с выхода ячейки «И» 87 поступает через ячейку «И» 89 на триггер 40, который открывает ячейку «И» 41, пропускающую на вход эта342275 лонного счетчика 86 импульсы эталонной частоты f>) — —" + 1, где б — разрешающая т„ о способность частотного дискриминатора, т. е. минимальное отличие частоты сигнала на выходе смесителя 1 от величины j, которое может быть замерено. Емкость эталонного счетчика N>= T„f,. Если частота повторения импульсов, поступающих на измерительный счетчик, / )(и, он переполнится раньше эталонного. Импульс переполнения с выхода измерительного счетчика 85 поступает на сброс триггера 88, в результате чего ячейка «И» 37 блокируется, а счетчик 35 остается в нулевом состоянии до начала следующего цикла сравнения. Кроме того, уровень «1» проходит с триггера 88 на сумматор 42 по модулю два.

В момент переполнения эталонного счетчика

86 на его выходе вырабатывается импульс сброса триггера 40, в результате чсго ячейка

«И» 41 блокируется, а счетчик 86 остается в нулевом состоянии до следующего цикла сравнения. При сбросе триггера 40 с пего начинает подаваться уровень «1» на сумматор 42.

Таким образом, на выходе сумматора формируется модуль сигнала ошибки в виде длительности потенциала уровня «единица»

Г1 11

Л= У„ — — — ) . Если же и(и, счетчики л)

85 и 86 работают аналогичным образом, но сначала переполняется счетчик 86, а потом счетчики 85, В первом случае во время формирования модуля сигнала ошибки с триггера 88 снимается уровень «0», а во втором— уровень «1», которые поступают на выход 48 знака ошибки («0» — отрицательный знак

fn(fr è «1» положительный знак fr )fear)

Сигнал с сумматора 42 проходит через ячейку «И» 44 в цепь 15. Импульс конца цикла сравнения формируется на выходе выделигеля заднего фронта 45 из сигнала с сумматора

42. Импульс начала следующего цикла сравнения вырабатывается также из сигнала с сумматора 42 с помощью выделителя заднего фронта 46. Однако входной сигнал на выделитель поступает через элемент задержки

47, обеспечивающий выдачу импульса с выхода выделителя на установку триггера 88 несколько позже момента изменения состояния электронных переключателей 8.

Так как в начале цикла сравнения устанавливается триггер 88, а потом, уже с задерж1 1 кой тз тЗмакс= — + —, триггер 40, то в это

Л Уэ время на выходе сумматора 42 образуегся ложный сигнал единиц длительностью т . Для блокировки этого сигнала служит ячейка «И>.

44. Сигнал, задержанный в элементе задер>кки 48 на время т2).гз>,; <„ проходит на ячсйку «И» 49 (предварительно пройдя через инвертор 50), на выходе которой формируется потенциал уровня «1» длительностью тэ. Этот потенциал, инвертированный в инверторе 5I, запрещает прохождение черсз ячейку «И» 44 ложного сигнала. Кроме того, выход ячейки

«И» 49 подсоединен ко входу управления ячейки «И» 89, что обеспечивает прохождение на триггер 40 только одного или двух первых импульсов в начале цикла сравне гия.

В качестве управляемого делителя используется счетчик 52 с двумя узлами установки ячеек «И» 53 и 54 в исходное состояние. С выхода триггера 55, на счетный вход которого подаются импульсы переполнения со счетчика 52, снимаются импульсы с регулируемым периодом Т= Т, - Т,, где Т, = — неизмепя1

15 к|акс емая величина, F,,,„.,= """ "— f,„— макг симальное значение частоты на выходе 56 уп20 равляемого делителя 6, f.. — максимальное значение частоты полезного сигнала, поступающего на вход 9 устройства; r — коэффициент умножения частоты умножителя 11.

Когда триггер 55 находится в состоянии

«1», разрешается запись импульсом перепол25 пения через ячеику «И» 54 в счетчик 52 такого начального состояния, что следующий им. пульс переполнения появится через Л"=ТД тактов опорной частоты fo, поступающей нъ

Зо вход 16. При этом триггер 55 сбрасывается и разрешается запись через ячейку «И» 53 в счетчик 52 числа М (в дополнительном коде), находящегося в старших разрядах 57 реверсивного счетчика интегратора 5. Через М так/ М1

55 тов ((при этом Т,= — ) импульс со счетчика

f0

52 вновь устанавливает триггер 55 в исходное состояние.

Величина fo выбирается из условия обеспе40 чения заданной аппаратурной ошибки в значения частоты, вырабатываемой на выходе

УПРаВЛЯЕМОГО ДЕЛИТЕЛЯ fg ) ) маис, а

45 максимальное значение М. а;с ——, где о

f.

Л ° амик fry мин = — (си, jm.n<» — минимальное

r значение частоты полезного сигнала, поступающего по цепи 9 на вход устройства. Так как всегда М(У, то подбором величины fo можно получить значение N=2, где S — целое число, равное числу разрядов счетчика

52. Тогда ячейка «И» 54 оказывается излишней. Сигнал на выходе управляемого делителя формируется с помощью триггера 58, на счетный вход которого через ячейку «ИЛИ»

59 проходят импульсы с выделителя заднего фронта 60, подключенного к выходу триггера

60 iV

55, и с дешифратора 61 -го состояния счст2 чика 52. При этом на выходе 56 выдается несимметричный сигнал частоты F=

65 т, + т, 342275

Интегратор 5 содержит реверсивный счегчик, включающий в себя младшие разряды реверсивного счетчика 62 и старшие разряды реверсивного счетчика 57. На счетный вход реверсивного счетчика поступают импульсы частоты f„co входа 68 устройства через ячейку «И» 64, управляемую потенциалом цепи

15 (выход модуля ошибки частотного дискриминатора). Вход установки направления счета реверсивного счетчика связан с выходом

48 знака ошибки частотного дискриминатора.

Для того, чтобы при отличии частоты сигнала на выходе смесителя 1 от промежуточной частоты Л(р — —,,— („ частота на выходе управляемого делителя в результате цикла сравнеAf ния изменилась на величину ЛР= Р, необг ходимо коэффициент деления младших разрядов реверсивного счетчика 62 устанавливать равным

Для устранения зависимости S от hfр следует устанавливать — (1, где q — допустиAfy

fn мое отклонение от линейности изменения частоты сигнала на выходе управляемого делителя в зависимости от расстройки частоты на выходе смесителя 1.

Для установки значения S в зависимости от величины М с заданной дискретностью, определяемой величиной q, служит дешифратор

65 т состояний старших разрядов реверсивного счетчика 57. В качестве j-того состояния может быть выбрана группа чисел М, лежащих в пределах от 2" (j — 1) до 2 j, где d устанавливается таким, чтобы общее число групп было не меньше т; т выходов дешифратора

65 подсоединены к т ячейкам «И» бб, другие входы которых связаны с т выходами дешифратора 67 состояний младших разрядов реверсивного счетчика 62. Номера этих состояний определяются по приведенной зависимости S от М. Когда младшие разряды реверсивного счетчика 62 оказываются в таком состоянин, что уровень «1» поступает на ту ячейку «И» бб, »а которую он подается с дешифратора 65, то импульс частоты („ пропускается через ячейку «И» 68, открываемую сиг5 налом с ячейки «ИЛИ» 69, на установку в нуль младших разрядов реверсивного счетчика 62.

Для блокировки возможных ложных зацикливаний старших разрядов счетчика 62

10 выходы дешифратора 65, соответствующие нулевому сОстОянию и сОстОянию Ммакс, а также сигнал знака ошибки подсоединены к концевому риксатору 70, выполненному точно так же, как концевой фиксатор 29 блока

15 коммутации 8.

Предмет изобретения

Устройство частотной автоподстройки, со20 держащее кольцо регулирования из последовательно соединенных смесителя, блока фильтрации, цифрового частотного дискриминатора, включающего в себя измерительный и эталонный счетчики и формирователь конца

25 цикла сравнения, интегратора на реверсивном счетчике, управляемого делителя частоты эталонного сигнала, блок коммутации режима и блок обнаружения сигнала, отличающееся тем, что, с целью ускорения подстройки

30 частоты, блок фильтрации выполнен из и параллельно включенных фильтров с разными полосами пропускания, настроенных на одну частоту, которые подключены к частотному дискриминатору через первый электронный

35 переключатель íà и положениЙ и ко входу установки направления переключения блока коммутации режима через и линеек обнаружителя сигнала и второй электронный переключатель íà и положений, а входы управле40 ния переключателей подсоединены к выходам блока коммутации режима, вход смены состояния которого связан с выходом формирователя конца цикла сравнения частотного дискриминатора, при этом выходы состояний

45 старших разрядов ревсрсивного счетчика интегратора подсоединены через дешифратор ко входу установки коэффициента деления младших разрядов.

342275

Составитель А. Мерман

Техред Т. Ускова

Корректор Е. Михеева.Редактор Б, Федотов

Типография, по Сапунова, 2

Заказ 2408/12 Изд. № 1004 Тираж 406 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5