Устройство для контроля магнитныхv.^^c-iif;:;^ -;: . 'u.? •'' 'ийв.к;5^"*>&ли.. .. :
Патент 362354
Авторы
Классы МПК
Устройство для контроля магнитныхv.^^c-iif;:;^ -;: . 'u.? •'' 'ийв.к;5^"*>&ли.. .. :
Иллюстрации
Реферат
ОПИСАНИЕ
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советских
Социалистических
Республик
Зависимое от авт. свидетельства №
Заявлено 24.Ч.1971 (№ 1659234/18-24) с присоединением заявки №
Приоритет—
Ч. Кл. G 11с 29/00
G 11с 11!14
Комитет по делам иаооретений и открытий при Совете Министров
СССР
УДК 681.327.66(088.8) Опубликовано 13.Х11.1972. Бюллетень ¹ 2 за 1973 r.
Дата опубликования описания 25,I.1973
Автор изобретения
Ю. А. Снежко
Ордена Ленина Институт кибернетики AH
Заявитель
УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МАГ;1И ЕЙНЫХ
ЗАПОМИНАФОЩИХ ЭЛЕМЕНТОВ ТОНКОПЛЕ11ОЧН1)!Х МАТРИЦ
Изобретение относится к области запоминающих устройств.
Известно устройство для контроля магнитных запоминающих элементов тонкопленочных матриц, содержащее генсратор тактовых импульсов, подключенный ко входу счетчика разрушающих импульсов, выход которого подсоединен ко входу счетчика адреса, подключенного к иересчетному триггеру, триггер контроля, подключенный к блоку управления разрядным током, дешифратор адреса, подсоединенный к счетчику адреса, и блок контроля считанных сигналов.
Недостатком известного устройства являстся малое быстродействие.
Описываемое устройство отличается от известного тем, что содержит триггер контроля четности адресов, вход которого подключен к пересчетному триггеру, а выход — к триггеру контроля, первую схему ИЛИ, входы которой подсоединены к последнему триггеру счетчика адреса и к,пересчетному триггеру, блок управления коэффициентом пересчета, вход которого подключен к первой схеме
ИЛИ, а выход — к счетчику разрушающих импульсов. Блок инвертирования содержит две схемы И, входы которых связаны с выходами последнего триггера счетчика адреса it триггера контроля четности адресов, и вторую схему ИЛИ, входы которой соединены с вь1 хода и ll схсм Н, а Выход — со в .одом первого разряда дешифратора адреса, остальные входы которого подключены к соответствующим выходам триггеров счетчика адреса.
5 На чертеже изображена блок-схема устройства для контропя магнитных запоминающих элементов тонкопленочных матриц.
Устройство содержит генератор тактовых импульсов 1, счетчик разрушаютцих имиуль10 сов 2, счетчик адреса 8, пересчетный трипер
4, триггер контроля 5, дешифратор адреса б, блок управления разрядным током 7, контролируемую матрицу 8, блок контроля считанных сигналов 9, первую схему ИЛИ 10, блок
15 управления коэффициентом пересчета 11, триггер контроля четности адресов 12, олок инвертирования 13, содержащий схему И 14, схему И 15 и вторую схему ИЛИ 1б. Кроме того, устройство содержит шину 17, связы20 вающую нулевой выход последнего триггера счетчика адреса 8 со схемой И 15 it со схемой
ИЛИ 10, шину 18, связывающую едшгичный выход пересчетиого триггера 4 со схемой
ИЛИ 10 и блоком управления разрядным то25 ком 7.
Устройство работает следуюгцим образом.
В исходном положении все триггеры устройства находятся в нулевом состоянии, поэтому высокий потенциал на нулевом выходе
ЗО последнего триггера счетчика адреса 8 по
362354
Предмет изобретения
Составитель А. Корюкова
Редактор Е. Семанова Техред T. Миронова Корректоры: Е. Талалаева и T. Медведева
Заказ 199/2 Изд. № 1004 Тираж 404 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, 7К-35, Раушская наб., д. 4/5
Типография, пр. Сапунова, 2 шине 17 через схему ИЛИ 10 поступает на блок управления коэффициентом пересчета
11, который при высоком потенциале на входе отключает счетчик разрушающих импульсов 2, и импульсы от генератора тактовых импульсов 1 поступают непосредственно на счетчик адреса 8. В этом случае происходит запись нуля последовательно во все нечетные адреса контролируемой матрицы 8 для одного разряда. После установки последнего триггсра счетчика адреса 8 в единицу на шинах 17 и 18 устанавливается низкий потенциа;, и на входе блока управления коэффициентом пересчета 11 устанавливается низкий потенциал.
В этом случае включается счетчик разрушающих импульсов 2, и во все четные адреса многократно записывается единица. После установки пересчетного триггера в единицу счетчик разрушающих импульсов 2 отключается, и происходит последовательное считывание подвергнутой разрушению информации в нечетных адресах контролируемой матрицы 8 для проверяемого разряда и подготовка четных адресов к однократной записи нуля. Величина нулевого сигнала в нечетных адресах, подвергнутых разрушению, контролируется блоком контроля считанных сигналов 9.
На следующем этапе триггер контроля четности адресов 12 устанавливается в единицу.
Это приводит к установлению на выходе схемы ИЛИ 15 инвертированного значения единичного выхода последнего триггера счетчика адреса 8. В этом случае происходит запись нуля в четные адреса разряда, и повторяется весь цикл для четных адресов разряда.
После установки триггера контроля 5 в единичное состояние инвертируется полярность разрядных токов, и аналогично выполняется контроль храпения единицы элементами разряда.
Устройство для контроля магнитных запоминающих элементов тонкопленочных мат10 риц, содержащее генератор тактовых импульсов, подключенный ко входу счетчика разрушающих импульсов, выход которого подсоединен ко входу счетчика адреса, подключенного к пересчетному триггеру, триггер контl5 роля, подключенный к блоку управления разрядным током, дешифратор адреса, подсоединенный к счетчику адреса, и блок контроля считанных сигналов, отличаюиееся тем, что, с целью повышения быстродействия устройст20 ва, оно содержит триггер контроля четности адресов, вход которого подключен к пересчетному триггеру, а выход — к триггеру контроля, первую схему ИЛИ, входы которой подсоединены к последнему триггеру счетчика ад25 реса и к пересчетному триггеру, блок управления коэффициентом пересчета, вход которого подключен к первой схеме ИЛИ, а выход— к счетчику разрушающих импульсов, блок инвертирования, содержащий две схемы И, вхо30 ды которых связаны с выходами последнего триггера счетчика адреса и триггера контроля четности адресов, и вторую схему ИЛИ, входы которой соединены с выходами схем И, а выход — со входом первого разряда дешиф35 ратора адреса, остальные входы которого подключены к соответствующим выходам триггеров счетчика адреса.