Цифровое устройство для ускоренного деления

Цифровое устройство для ускоренного деления

Иллюстрации

Показать все

Реферат

 

36742I

ОП ИСАН ИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

М. Кл. G 06f 7/54

Заявлено 19.Х.1970 (№ 148049i2/18-24) с присоединением заявки №

Приоритет

Опубликовано 23.1.1973. Бюллетень ¹ 8

Дата опубликования описания 16.111.1973

Ноухитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.325.5(088.8) Авторы изобретения

А. М. Оранский и А. Л. Рейхенберг

Белорусский ордена Трудового Красного Знамени государственный университет имени В. H. Ленина

Заявитель

ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ УСКОРЕННОГО ДЕЛЕНИЯ

Х вЂ” Z Y=O, Изобретение может быть использовано автономно в качестве специализированного арифметического устройства в системах автоматического регулирования, в телеметрии, автоматике и т. д. или входить в качестве предпроцессора в вычислительные системы для ускорения и повышения эффективности вычислений в реальном масштабе времени.

Известны устройства двоичного деления по традиционным алгоритмам, состоящие из ре- 10 гистров делимого, делителя и частного, сумматора и схемы управления.

Цель изобретения — повышение быстродействия устройства.

Цель достигается тем, что предлагаемое 15 устройство содержит матричную схему умножении, накопительный сумматор, схему расширения, преобразователь дополнительного кода, схему сравнения, распределитель тактовых импульсов и вентили, причем выход регистра 20 делимого соединен с входом схемы сравнения, выход накопительного сумматора соединен с вторым входом схемы сравнения, выходы регистров делителя и частного соединены с соответствующими входами матрицы умножения, 2S выход которой соединен с входами:накопительного сумматора и преобразователя кодов, выход которого соединен с входом накопительного сумматора через вентили, вторые входы которых соединены с входом схемы расши- 30 рения и с первым выходом схемы сравнения, выход схемы расширения соединен с входом регистра частного через вентили, вторые входы которых соединены с выходом распределителя тактовых импульсов, второй выход схемы сравнения соединен с вторым входом преобразователя кодов, третий выход схемы сравнения соединен с входом распределителя тактовых импульсов.

На фиг. 1 приведена блок-схема устройства; на фиг. 2 — функциональная схема преобразователя кода в дополнительный.

Цифровое устройство для ускоренного деления по принципу действия представляет собой цифровую следящую систему со схемой умножения в цепи обратной связи. Работа системы описывается соотношением где Х и Y — соответственно делимое и делитель, заданные двоичными л,-разрядными числами, а Z — частное, т-разрядное двоичное число (m = 2n) .

Значение приближения делимого (содержимое в сумматоре) на любом шаге можно представить в виде соотношения

Х,. = YZ, = У У 2 " Z„, g, 1 ——,, Ан т1

t= l

367421

rn

sign =-< — sign Х вЂ” А,.

t=1

l +1, если,>0, О, если ь,.=О, — 1, если -=,.(Q, 3 где Z;+ = Цифра i-ro разряда частного;

А; — частичное произведение на -м шаге, А;= Y Z,,+ .

На каждом шаге схема сравнения определяет знак разности между значением делимого

Х в регистре и содержимым сумматора, представляющим приближение Х;, согласно выражению

Предлагаемое устройство содержит входной регистр 1 делимого Х; входной регистр 2 делителя .У; .выходной регистр 3 частного Z; схему (матрица) 4 матричного умножения для получения частичных произведений А;; сумматор 5 накопительного типа; схему б цифрового сравнения; схему 7 управления и подбора значений цифр частного; временной распределитель 8 импульсов для импульсного питания матрицы умножения и последовательной записи значений цифр частного; группу 9 вентилей для записи очередной цифры частного; схему 10 расширения; преобразователь 11,входного числа сумматора в дополнительный код; группу вентилей 12 для передачи в сумматор частичного произведения в дополнительном коде.

Преобразователь 11 числа, подаваемого на сумматор, в дополнительный код состоит (фиг. 2) из статических триггеров 18, логических схем 14 разделения и группы вентилей 15 для передачи переносов.

Схема 7 управления и подбора значений цифр частного обеспечивает при помощи временного распределителя 8 импульсов импульсное питание схемы 4 матричного умножения разнесенными во времени тактовыми импульсами при одновременном подборе приближенных значений Z; на каждом шаге. Кроме того, эта схема вырабатывает исполнительные импульсы (по сигналам со схемы 10 расширения импульсов), которые разрешают компенсацию неверно подобранных на предыдущем шаге значений Z, при помощи группы вентилей 9, и восстанавливает предыдущее значение содержимого в сумматоре.

Работает устройство следующим образом.

В исходном состоянии значение кодов Х и

Узаписаны в соответствующие регистры,,Все остальные регистры и сумматор находятся в нулевом состоянии. При подаче им пульса запуска (начало .вычисления) иа распределитель

8 с последнего поступает серия тактовых импульсов, сдвинутых во времени на величину

Тз. Каждый импульс появляется только íà определенной позиционной шине. Первый тактовый импульс обеспечивает получение значения первого частичного произведения Аь Для этого в старшем разряде регистра 8 первым

Ь5

4 тактовым импульсом устанавливается единица, этим же импульсом, задержанным на промежуток т, несколько больший времени установления триггера, опрашивается схема 4. В результате умножения первое частное произведение А = Y Л„, поступает параллельно на преобразователь 11 и на сумматор 5. Выходы последнего соединены со схемой 6 цифрового сравнения, на второй вход которой подается значение делимого Х из регистра 1. Так как длина разрядной сетки сумматора 5 в общем случае в два раза превышает разрядность регистра 1 (m = 2n), то на входы схемы 6, находящиеся за пределами разрядной сетки регистра 1, подаются нулевые потенциалы.

Если в результате сравнения получают в; ) О, то появившийся на выходе 16 схемы б импульс устанавливает схему 11 в нулевое состояние. С приходом второго тактового импульса устанавливается единица в следующем

Zm -м разряде регистра и на выходе схемы

4 появляется следующее частичное произведение А = У Z ь которое суммируется с содержимым в сумматоре 5. Затем полученное новое значение,в сумматоре 5 сравнивается с Х.

Если в результате сравнения получается значение в; (О, то на другом выходе 17 схемы 6 появляется импульс, по которому производятся суммирование значения А>, хранимого в преобразователе 11 в дополнительном коде, с содержимым в сумматоре 5 (операция вычитания), а также запуск схемы 10 расширения с одним устойчивым состоянием, вырабатывающей импульс длительностью 4) Тз.

Импульс, вырабатываемый схемой 10, является разрешающим для группы вентилей 9.

Следующий тактовый импульс (в данном случае в третьем такте по третьей группе шин), устанавливает единицу в Z > разряде регистра 8 и одновременно возвращает в нулевое состояние ячейку разряда Z > через соответствующий (открытый) вентиль группы 9.

Операция вычитания значения А, из содержимого сумматора 5 осуществляется подачей на его вход через открытые вентили группы 12 значения А, в дополнительном коде. Операция преобразования прямого кода в дополнительный производится с помощью триггеров 18 и группы вентилей 15. При этом дополнительный код представляет собою прямой код, инвертированный начиная после первой значащей цифры в младшем разряде.

После окончания операции вычитания преобразователь 11 готов к выполнению следующего шага. Процесс повторяется до появления последнего т-го тактового импульса, который заносит единицу в .последний младший разряд регистра 8. ,При равенстве Х;=Х и i (m, т. е. в случае, когда делимое и делитель являются кратными величинами, на выходе 18 схемы б появляется сигнал, останавливающий распределитель

8, и процесс вычисления оканчивается.

Одновременное появление единицы в i-м разряде и устранение ее из предыдущего

36742l (i — 1-го) разряда не оказывает никакого влияния на получение частичного произведения А;, так как для такта i в матрице умножения задействована только шина Z;, а шина

Z„ I оказывается вне поля произведения операции умножения.

Таким образом, путем последовательной подстановки значений значащих разрядов частного и проверки их верности получается значение частного Z с точностью 2 — ". Цикл вычисления определяется длиной разрядной сетки делимого и делителя и в наихудшем случас состоит из i = m шагов.

Предмет изобретения

Цифровое устройство для ускоренного деления, содержащее регистры делимого, делителя и частного, отличающееся тем, что, с целью повышения быстродействия, оно содержит матричную схему умножения, накопительный сумматор, схему расширения, преобразователь дополнительного кода, схему сравнения, распределитель тактовых импульсов и вентили, выход регистра делимого соединен с входом схемы сравнения, выход накопительного сумматора соединен с вторым входом схемы сравнения, выходы регистров делителя и частного соединены с соотгетствующими входами матрицы умножения, выход которой соединен с

lo входами накопительного сумматора и преобразователя кодов, выходом подключенного к входу накопительного сумматора через вентили, вторыс входы которых соединены с входом схемы расширения и с первым выходом схемы

1s сравнения, выход схемы расширения соединен через вентили с входом регистра частного, вторые входы которого соединены с выходом распределителя тактовых импульсов, второй выход схемы сравнения соединен с вторым вхо20 дом преобразователя кодов, третий выход схемы сравнения соединен с входом распределителя тактовых импульсов.

36742, 1

Редактор И. Орлова

Заказ 491/7 Изд. № 1152 Тираж 647 Подписное

ЦНИИПИ Комитета по делам изобретений к открытий при Совете Министров CC(P

Москва, Ж-35, Раушская наб., д. 4/5

Типографии, пр. Сапунова, 2

Составитель И. Долгушева

Техред Л. Грачева

Корректоры; Л, Царькова и О. Тюрина