Цифровое вычислительное устройство

Цифровое вычислительное устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Сссгтских

Социалистических

Реслублин

Зависимое от авт. свидетельства №

Заявлено 15Х1.1970 (№ 1447917!18-24} с присоединением заявки №

Приоритет

Опубликовано 26.1.1973. Бюллетень № 9

Дата опубликования описания 2.IV.1973

М. Кл. С 06f 13 08

G 11с 29/00

Комитет ло делам изобретений и открытий ори Совете Министров

СССР

УДК 681 327 66(088 8) Авторы изобретения

Б. Н. Малиновский, П. М. Сиваченко, В. А. Гул ев, А. В, Палагин и Ю. С. Яковлев

Ордена Ленина Институт кибернетики АН Украинской ССР

Заявитель

ЦИФРОВОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике, Известны цифровые вычислительные устройства, содержащие блок управления, блок оперативной памяти с узлом памяти и узлом логических ячеек, на каждый разряд которых приходится по два сердечника, соединенных резистивным витком связи; узел усилителей считывания, узел разрядных формирователей записи, регистр числа и узел выборки.

Недостатком известных устройств является низкая надежность вычислений из-за отсутствия контроля сбоев и отказов.

Цель изобретения — повышение надежности устройств.

Предлагаемое устройство отличается тем, что в него введено два узла логических ячеек, каждый из которых содержит две логические ячейки суммы по модулю два и две логические ячейки «ИЛИ», соединенные новыми, не известными ранее, связями таким образом, что переключающие сердечники ячеек прошиты адресной шиной записи, запоминающиесердечники логических ячеек суммы по модулю два прошиты одной адресной шиной считывания, запоминающие сердечники логических ячеек «ИЛИ» — другой адресной шиной считывания, переключающие сердечники одной из логических ячеек суммы по модулю два и одной из логических ячеек «ИЛИ» каждого узла прошиты разрядной шиной записи по отношению к адресным шинам согласно, а переключающие сердечники других ячеек каждого из узла — встречно; запоминающие сердечники одной из логических ячеек суммы по модулю два и логических ячеек «ИЛИ» прошиты разрядной шиной считывания по отношению к адресным шинам согласно, а запоминающие сердечники другой логической ячей10 кп суммы по модулю два каждого узла— встречно.

Указанная совокупность логических ячеек и связей позволяет контролировать арифметические и логические операции по четности и

15 тем самым повысить достоверность вычислений.

Схема предлагаемого устройства изображена на чертеже.

В состав устройства входят блок управле20 ния 1, блок оперативной памяти 2, состоящий из узла усилителей считывания 8, узла памяти 4, узла выборки 5, блока логических ячеек б, содержащего два узла логических ячеек 7 и 8 (узел 7 содержит две логические ячейки 9

25 и 10 для образования суммы по модулю два и две логические ячейкп 11 и 12 «ИЛИ»; узел

8 содержит две логические ячейки 13 и 14 для образования суммы по модулю два и две логические ячейки 15 и 1б «ИЛИ»), логическую

30 ячейку переноса 17, узла разрядных форми368605

3 рователей записи 18, регистра числя 19, схемы свертки по модулю два 20, триггера контроля 21, триггера 22 анализа на нуль содержимого регистра числа 19. Переключающие и запоминающие сердечники, соответственно 28 и 24, соединены резистивным витком связи 25.

Устройство содержит также адресную шину записи 26, адресные шины считывания 27 и 28, адресную шину записи 29, адресные шины считывания 80 — 82, разрядные шины записи и считывания 83 и 84 соответственно (индексами i, i+1 обозначены шины информационных разрядов, индексом К вЂ” шины и узлы контрольного разряда), выходную шину свертки по модулю два 85, шину 86 управления записью сигнала с выхода свертки 20 на триггер контроля 21, выходную шину 87 триггера контроля 21, выходную шину 88 контрольного разряда регистра числа.

||ереключающие сердечники 28 всех ячеек каждого узла 7 и 8 прошиты адресными шинами записи 26 и 29. Запоминающие сердечники 24 логических ячеек суммы по модулю два 9, 10 и 18, 14 прошиты адресными шинами считывания 27 и 80 соответственно. Запоминающие сердечники 24 логических ячеек

«ИЛИ» 11, 12 и 15, 16 прошиты адресными ши".ами считывания 28 и 31.

Переключающие сердечники 28 ячеек 9, 13 и 11, 15 прсшиты разрядными шинами записи 88 по отношению к адресным шинам согласно, а сердечники ячеек 10, 14 и 12, 16— встречно. Запоминающие сердечники 24 ячеек 11, 12 и 15, 16, а также 9, 18 прошиты разрядными шинами считывания 84 по отношению к адресным шинам считывания согласно, а такие же сердечники ячеек 10 и 14— встречно.

Выходная шина 85 свертки по модулю два

20 подключена ко входу формирователя записи контрольного разряда, ко входу триггера контроля 21 и блоку управления 1.

Работает устройство следующим образом.

Все операции выполняются путем организации блоком I последовательностей пересылок кодов между ячейками блока б. Эти последовательности определяются микропро,граммами выполнения реализуемых устройством операций.

При пересылке между любыми ячейками блока оперативной памяти 2 блок управления 1 выдает сигнал в узел выборки 5. Этот сигнал возбуждает адресную шину считывания ячейки, из которой считывается код числа, и адресную шину записи ячейки, в которую засылается этот код. При считывании в разрядных шинах 84 возникают выходные сигналы, соотвстствующие считанному коду, которые усиливаются узлом 3 и поступают на входы регистра числа 19.

При записи из блока управления 1 в узел

18 поступает управляющий сигнал, который разрешает возбуждение формирователей записи узла 18. При этом в разрядных шинах записи 33, соответствующих «единицам» кода числа, находящегося в регистре числа 19, возникают импульсы тока записи, и код числа заносится в выбранную ячейку. Считывание и запись могут осуществляться из одной или нескольких ячеек одновременно. При считывании из ячеек 9, 10 и 12, 14 образуется сумма по модулю два кодов, хранящихся в этих

«чейках, а при считывании из ячеек 11, 12 и

15, 16 — функция «ИЛИ». Контроль информации при пересылках осуществляется после считывания кода на регистр числа 19. При этом код числа поступает на схему свертки

20, на выходной шине 85 которой возникает контрольный код этого числа. Последний в блоке управления 1 сравнивается со значением контрольного разряда 19к, поступающего в блок 1 по шине 88.

Необходимым условием для выполнения операции сложения, в частности, для реализации переноса является жесткая последовательность записи кодов операндов в ячейки 9 и 11 или 18 и 15.

Контроль арифметических и логических операций, например сложения, выполняется по следующим контрольным соотношениям для суммы по модулю два и переносов;

1) Контрольный код по четности от суммы го модулю два А+В операндов А и В равен сумме по модулю два контрольных кодов по четности операндов А и В:

r mod 2(А Я В) = r mod 2А --- r mod 2B.

2) Контрольный код по четности результата операции «ИЛИ» А /В равен сумме по»одулю два контрольных кодов по четности суммы по модулю А В операндов А и В и результата опсрации «И» А/,В (переноса) тех же операндов.

" mod 2(А В)=| mod 2(А В) Я»mod2(А/ В)

Значение контрольного разряда суммы по модулю два образуется аналогично значениям суммы по модулю два информационных разрядов при одновременном считывании информации из ячеек 9, 10 и 18, 14.

Для контроля по четности операции «ИЛИ» используется триггер контроля 21, реализующий сумму по модулю два контрольных кодов, поступающих по шине 85 после считывания информации из ячеек 9, 10 и 13, 14, а также ячейки 17.

При считывании из указанных ячеек по шине 86 из блока 1 на триггер 21 подается управляющий сигнал. Состояние триггера 21 по шине 87 передается снова в блок 1, где сравнивается с контрольным кодом, образованным при считывании информации из ячеек

11, 12 и 15, 16 и поступающим в блок 1 по шине 85. При всех пересылках значение контрольного разряда записывается непосредственно возбуждением по шине 85 формирователя записи контрольного разряда 18к.

Последовательность команд для выполнения операции сложения, 368605

Исходные операнды А и В находятся в каких-либо ячейках узла памяти 4. Перед началом операции операнд А вводится в ячейки

9 и 11, а операнд  — в ячейки 10 и 12 вместе со своими контрольными кодами. При этом в ячейке 17 формируется первое значение переноса (Р=А/1,В 2 ).

Примечание: В логических ячейках для образования операций «ИЛИ» и «И» (переноса) контрольный разряд не используется.

1) Пересылка содержимого ячейки 17 (перенос) в ячейки 18 и 15 (для нечетного номера цикла) или в ячейки 9 и 11 (для четного номера цикла).

В процессе пересылки содержимого ячейки 17 схема свертки 20 образует от него контрольный код по четности, который по шине

35 пересылается на триггер контроля 21 и одновременно с содержимым ячейки 17 записывается в ячейку 18 (или 9) . Содержимое ячейки 17, установленное в процессе данной пересылки на регистре числа 19, анализируется на нуль; если перенос (содержимое регистра числа 19) равен нулю, триггер 22 устанавливается в единичное состояние, если перенос не равен нулю, триггер 22 устанавливается в исходное состояние.

2) Пересылка содержимого ячеек 9 и 10 в ячейки 14 и 1б (для нечетного номера цикла) или содержимого ячеек 18 и 14 в ячейки 10 и 12 (для четного номера цикла). При этом в ячейке 17 формируется новое значение переноса.

Схема свертки 20 образует контрольный код по четности, который по шине 35 пересылается на триггер контроля 21, где он складывается по модулю два с контрольным кодом переносов. В блоке управления 1 образованный схемой сверткп 20 контрольный код суммы rо модулю два сравнивается с контрольным кодом, образованным в ячейках 9 и

10 (или 18 и 14). Равенство этих контрольных кодов свидетельствует о правильности выполнения операции суммы по модулю два.

При равенстве этих кодов переходим к выполнению п, 3, при неравенстве — к выполнению п. 4.

3) Считывание на регистр числа 19 содержимого ячеек 11 и 12 (для нечетного номера цикла) или 15 и 1б (для четного номера цикла). Образованный при этом схемой свертки

20 контрольный код сравнивается с содержимым триггера контроля 21. При их равенстве (это означает правильность частичных переносов) при равенстве нулю содержимого триггера 22 переходим к выполнению п. 1. При равенстве этих контрольных кодов и прп равенстве единице содержимого триггера 22 — ре5 зультат сложения готов. При неравенстве сравниваемых контрольных кодов (это означает, что произошла ошибка прп образовашш либо переносов, либо операции «ИЛ11») переходим к выполнению п. 4.

10 4. Ошибка, останов.

Таким образом обеспечивается достоверность обрабатываемой устройством информации.

Предмет изобретения

Цифровое вычислительное устройство, содержащее блок управления, выход которого подключен ко входу блока усилителей считывания, выходы которых через узел памяти

20 подключены ко входам узла логических ячеек, выполненного на двух сердечниках на разряд, объединенных резистпвным витком связи, выход узла логических ячеек через узел разрядных формирователей подключен к выходу ре25 гистра числа, другие выходы которого через схему свертки и через триггер анализа соединены с блоком управления и триггером контроля, а входы регпстра числа подсоединены и выходам усилителей считывания, от.шчиюЗО и1ееся тем, что, с целью повышения надежности, оно содержит два узла логических ячеек, каждый пз которых состоит пз двух логических ячеек суммы по модулю два и двух других логических ячеек «ИЛ1Л», причем переЗ5 ключающие сердечники ячеек прошиты адресной шиной записи, запоминающие сердечники логических ячеек суммы по модулю два прошиты одной адресной шиной считывания, запоминающие сердечники логических ячеек

40 «ИЛИ» — другой адресной шиной считывания, переключающие сердечники одной из IOгпческих ячеек суммы по модулю два и одной из логических ячеек «ИЛИ» каждого узла прошиты разрядной шпной записи по отноше45 нию к адресным шипам согласно, а переключающие сердечники другой ячейки каждого дз узла — встречно, запоминающие сердечники одной из логических ячеек суммы по модулю два и логических ячеек «ИЛИ» проши50 ты разрядной шиной считывания по отношению к адресным шинам согласно, а запоминающие сердечники другой логической ячейки суммы по модулю два каждого узла— встречно.

Редактор Б. Федотов

Состав !70.÷ü Р. Яворовская

Те,;реп T. Миронова

1<.орректоры: Е. Денисова и Н. Аук

Заказ 615/12 Изд. № l87 Тираж 647 Подписное

ЦНИИПИ 1(аиитета по делам изобретений и открытий прн Совете Министров СССР

"1осква, Я(-35, Раушская нао., д. 4/5

Типограф фив, и р. Сапунова, 2