Оперативное запоминающее устройство с блокировкой неисправных запоминающих

Оперативное запоминающее устройство с блокировкой неисправных запоминающих

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е 370650

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

За висимое от авт. свидетельства №вЂ”

Заявлено 09.VI 11.1971 (№ 1689626/18-24) с присоединением заявки №вЂ”

Приоррттет—

Опубликовано 15.! l.1973. Бюллетень ¹ 11

Дата опубликования описания 20.IV.1973

N. Кл. 6 11с 11, 00 б 1ic 29/OQ

Ка1актат Па дааатв раайретеаик и открытии при Сввете вкиииатрав

СССР

УД К 681.327.66 (08S,8) Автор изобретения

Л. М. Чахоян

Заявитель

ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

С БЛОКИРОВКОЙ НЕИСПРАВНЫХ ЗАПОМИНАЮЩИХ

ЭЛЕМЕНТОВ

Изобретение относится к области вычислительной техники и может .быть использовано в цифровых вычислительных машинах.

Известно оперативное запоминающее устройство (ОЗУ) с блокировкой неисправных запоминающих алементов, содержащее регистр адреса, дешифратор кода адреса, накопитель, регистры информационных разрядов, ячейку контроля на четность, схему обнаружения неисправности и дополнительное поле для запоминания информации неисправных андресов. Если в каком-либо информационном разряде .имеется неисправный ЗЭ, то эта неиспра вность обнаруживается после контроля на четность, а затем в и справные разряды этого адреса записывается код нового адреса даполнительного поля для запоминания информации. ОЗУ работает при этом следующим образом: на регистр адреса ОЗУ поступает код адреса, согласно которому выбирается информация. При выдаче исправной информации ОЗУ функционирует как обычно.

П ри наличиями же неисправности нроисходит обращение к дополнительному полю по коду адреса, записанному в неисправном адресе.

Таким образом, при наличии неисправности в каком-либо адресе для получения исправной информации необходимо дважды обращаться к ОЗУ.

Однако это устройство характеризуется малым быстродействием из-за необходимости повторного обращения к ОЗУ и выделением

;дополнительного поля для запоминания информации неисправных адресов.

Б Для упрощения и повышения быстродействия ОЗУ с блокировкой неисправных за,поминающих элементов выход блока обнаружения неисправного адреса соединен со входами ячейки контроля HB четность, неисправ10 ного разряда регистра информационных разрядов и блока сравнения признака четности,,другой вход неисправного разряда регистра информационных разрядов соединен со входом ячейки контроля на четность, а выход

15 блока формирования признака четности сое,динен с другим входам ячейки контроля на четность. При этом считается, что в неисправных адресах ОЗУ содержится не более одного неисправного элемента.

20 На чертеже приведена блок-схема предлагаемого операти вного запоминающего устройства с блокировкой неисправных запоминающих элементов.

Устройство содержит регистр адреса I, 25 дешифратор кода адреса 2, блок обнаружения неисправного адреса 3, накопитель 4, регистр информационных разрядов 5, ячейки контроля на четность 6, блок формирования признака четности 7, блок сравнения

З0 признака четности 8. Регистр информационных разрядов 5 содержит неисправный разряд 9 и ислравные разряды 10, 11, 12.

Блок обнаружения неисправного адреса 3 связан с .неисправным разрядом 9 и ячей,кой контроля на четность 6. Вход неисправного .разряда 9 от шин кода числа 13 соединен со входом ячейки контроля на четность 6, а вход разряда 6 от накопителя 4 соединен со входом разряда 9. Блок 3 блокирует вход блока 8. В ячейку 6, связанную с блоком формирования признака четности 7, записывается код контроля на четность. Прием и выдача информации накопителем 4 производится регистром и нформационных разрядов 5 и ячейкой контроля на четность 6.

Код адреса Т4 поступает одновременно на регистр адреса 1 и блок обнаружения неисправного адреса 3. Согласно коду адреса выбирается один из выходов дешифратора 2 и адресов накопителя 4. Если адрес исправный, т. е. не содержит заранее известных неиоправных за поминающих элементов, работа

ОЗУ в режимах «За пись» и «Чтение» происходит как обычно: в режиме «Запись» код числа .13, содержащий .коды информационных разрядов 9, 10, 11, 12 и код ячейки контроля на четность 6, записывается в накопитель 4, в режиме «Чтение» информация считывается из накопителя 4, проверяется на четность и поступает на кодовые шины числа 15. При обнаружении неисправности выдается сигнал

«Ошибка» 16.

Если известно, что запоминающий элемент в адресе неисправный, то при обращении по этому адресу на выходе блока обнаружения неисправного адреса 3 формируется сигнал.

В режиме «Запись» выходной сигнал блока 8 блокирует входы кода числа 13 разрядов b и 9 и ра|зрешает запись в ячейку 6 информации разряда 9. При этом в ОЗУ записывается исправная .и нформация информационных разрядов, причем вместо кода контроля на четность записывается информация неисправного разряда.

В режиме «Чтение» выходной сигнал блока 3 блокирует входы разрядов 6 и 9 сигналов из накопителя 4. В разряд 9 поступает исправная .информация этого разряда из разряда 6, Одновременно сигнал блока 3 посту5 пает на блок сравнения 8, блокирует его входы и разрешает поступление сигнала с выхода блока 7 .на вход ячейки 6, где записывается признак (код) контроля на четность. Следовательно, из ОЗУ считывается:исправная

lо информация информационных разрядов, определяется код контроля на четность, и поступает на соответствующие им кодовые шины 15.

Таким образом при обращении по неисinpaianoMy адресу в режиме «За пись» инфор15:мация .неисправного разряда записывается в ячейку контроля HB четность, а информация этого разряда блокируется; в режиме «Чтение» информация ячейки контроля на четность из накопителя поступает на вход неис2О правного разряда, а на выход ячейки контроля на четность поступает признак четности.

Предмет изобретения

Оперативное запоминающее устройство с блокировкой неисправных запоминающих элементов, содержащее регистр адреса, соединенный через дешифратор кода адреса с назо копителем, блок обнаружения неисправного адреса, регистр информационных разрядов, ячейки контроля на четность, блок формирования признака четности и блок сраанени я признака четности, отличающееся тем, что, Ç5 с целью упрощения и повышения быстродействия устройства, выход блока обнаружения неисправного адреса соединен со,входами ячейки контроля на четность, неисправного разряда регистра ивформационных разрядов

40,и блока сравнения признака четности, другой вход неисправного разряда регистра информационных разрядов соединен со входом ячейки контроля на четность, а выход блока формирования признака четности соединен с

45 другам входом ячейки контроля на четность.

370650

Редактор E. Гончар

Заказ 186/684 Изд. № 220 Тираж 576 Подписное

ЦНИИПИ Комит та по делам изобретений и открытий при Совете Министров СССР

Москва, 7К-35, Раушская иаб., д. 4/5

Тип. Харьк. фил. пред. «Патент»

Составитель Ю. Розенталь

Техред Т, Курилко

Корректоры: И. Божко и 3. Тарасова