Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

лтс

О П И СА Н И Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических,Республик

Зависимое от авт. свидетельства №

Заявлено 12.Х.1970 (№ 1489335f18-24) с присоединением заявки №

Приоритет

Опубликовано 23.Ш.1973. Бюллетень № 16

Дата опубликования описания ЗЛ П.1973

М. Кл. С llс 7102

Комитет по делам изобретений и открытиЯ при Совете Министров

СССР

УДК 681.327.66(088.8) Автор изобретения

А. Д. Бех

Ордена Ленина Институт кибернетики АН Украинской ССР

Заявитель

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к области запоминающих устройств.

Известно запоминающее устройство, содержащее накопитель с подключенными к нему формирователями токов считывания и записи и двухкаскадными дифференциальными усилителями считывания, в которых выход первого каскада соединен с первым входом второго каскада, выход каждого из усилителей подключен к входу соответствующей схемы стробирования, связанной с пороговой схемой, а между первым и вторым входами второго каскада усилителя включена линия задержки.

Однако в известном устройстве при введении дополнительных разрядных шин уменьшаются полезная площадь матриц и количество разрядов в числе, при этом уменьшается вдвое количество запоминающих элементов, обслуживаемых одним усилителем считывания; кроме того, в разрядных шинах возникают помехи, наводимые цепями токов считывания.

Предлагаемое устройство отличается от известного тем, что оно содержит две дополнительные линии задержки в каждом разряде, вход первой из которых соединен с шиной считывания и с одним входом соответствующего формирователя тока считывания, а выход — с другим входом этого формирователя и с управляющим входом схемы стробирования, вторая дополнительная линия задержки включена между выходом первого каскада и вторым входом второго каскада дифференциального усилителя считывания.

Это позволяет увеличить емкость и помехоустойчивость устройства.

На чертеже изображена блок-схема запоминающего устройства.

Устройство содержит формирователь 1 тока

1о считывания, формирователь 2 тока записи, накопитель 8, разрядный формирователь 4, первый каскад 5 дифференциального усилителя считывания, линию б задержки, второй каскад 7 дифференциального усилителя считыва15 ния, схему 8 стробирования, пороговую схему

9, первую дополнительную линию 10 задержки и вторую дополнительную линию 11 задержки. Вход 12 линии 10 задержки соединен с входом формирователя 1 тока считывания, 20 а ее выход 18 — с входом 14 схемы 8 стробирования. Вход 15 является входом формирователя 2 тока записи. Управляющие импульсы поступают на входы 1б и 17 разрядного формирователя 4, вход 17 связан с выходом 18

25 пороговой схемы 9. Входы 19 первого каскада дифференциального усилителя соединены с выходами разрядного формирователя 4, а его выход 20 соединен с первым входом 21 второго каскада дифференциального усилителя.

30 Выход линии задержки 11 соединен с вторым

375676

15 г0 г5

Зо

55 входом 22 второго каскада дифференциального усилителя.

Устройство работает следующим образом.

Импульс на входе 12 запускает формирователь 1 тока считывания и одновременно поступает на вход линии задержки 10. Ток считывания производит переключение запоминающих элементов в накопителе 8 и вызывает появление сигнала и адресной помехи на входе

19 первого каскада усилителя считывания.

Выбранные током считывания запоминающие элементы переходят в нулевое состояние с помощью тока смещения, поступающего в разрядную шину накопителя от разрядного формирователя 4. После усиления первым каскадом 5 сигнал и помеха появляются на первом входе 21 второго каскада дифференциального усилителя и одновременно на входе линии задержки 11, время задержки которой равно времени задержки линии 10 и незначительно превышает длительность считанного сигнала. Так как импульс строба поступает на вход 14 схемы 8 стробирования с выхода

18 линии задержки 10, то считанный сигнал, поступивший с выхода 20 каскада 5, минуя линию 11, не совпадает с импульсом строба и на выходе схемы стробирования отсутствует.

Спустя время задержки линии 10 формирователь 1 тока считывания запускается вторично. Считанный сигнал нуля и адресная помеха появляются на входе 21 второго каскада дифференциального усилителя считывания. Так как времена задержки линий 10 и 11 равны, то на входе 22 второго каскада считанный сигнал появится одновременно с сигналом считывания нуля, воздействующим на вход

21 второго каскада. Поскольку сигнал считывания ранее записанной информации и сигнал считывания нуля снимаются с одного и того же запоминающего элемента, который возбуждался при первом и втором актах считывания идентичными импульсами тока, то эти сигналы содержат аддитивные помехи одинаковой величины, которые аннулируются на выходе второго каскада усилителя считывания. Надежность работы устройства не нарушается при наличии помех, многократно преьышающих считанный сигнал.

Если с запоминающего элемента при первом считывании считана единица, то на выходе второго каскада 7 появляется сигнал, амплитуда которого равна разности амплитуд сигналов единицы и нуля. В случае считывания нулевого сигнала на выходе каскада 7 напряжение сигнала отсутствует. Так как в устройстве происходит устранение аддитивной адресной помехи без применения дополнительных разрядных шин, то это позволяет увеличить вдвое объем запоминающего устройства за счет подключения к усилителю считывания накопителя с удвоенным количеством чисел. Для вычитания помех достаточно, чтобы они были равны при первом и втором актах считывания. Так как помехи от подводящих проводов остаются постоянными при выборе фиксированного адреса, то они также уничтожаются во втором каскаде 7 усилителя считывания.

В момент появления сигналов считывания на вход 14 схемы стробирования проходит импульс строба, обеспечивающий прохождение сигнала на вход пороговой схемы 9.

В случае считывания единицы выходной сигнал схемы стробирования превышает порог срабатывания пороговой схемы 9 и поступает на выход 18 устройства. Запись считанного нуля в запоминающем элементе производится путем запуска формирователя 2 записи импульсом на входе 15 при наличии на выходе разрядного формирователя 4 тока смещения. 3 анись единицы осуществляется при совпадении импульса тока от формирователя 2 и импульса полярности, противоположной току смещения, от формирователя 4. Линия б задержки восстанавливает постоянную составляющую считанного сигнала, Первый каскад дифференциального усилителя считывания ослабляет помеху, которая вызвана импульсом разрядного тока записи и сопровождает считанный сигнал.

Предмет изобретения

Запоминающее устройство, содержащее накопитель с подключенными к нему формирователями токов считывания и записи и двухкаскадными дифференциальными усилителями считывания, в которых выход первого каскада соединен с первым входом второго каскада, выход каждого из усилителей подключен к входу соответствующей схемы стробирования, связанной с пороговой схемой, а между первым и вторым входами второго каскада усилителя включена линия задержки, отличаюи ееся тем, что, с целью увеличения емкости и помехоустойчивости устройства, оно содержит две дополнительные линии задержки в каждом разряде, вход первой из которых соединен с шиной считывания и с одним входом соответствующего формирователя тока считывания, а выход — с другим входом этого формирователя и с управляющим входом схемы стробирования, вторая дополнительная линия задержки включена между выходом первого каскада и вторым входом второго каскада дифференциального усилителя считывания, 375676

Редактор И. Орлова

Заказ 1785/10 Изд. № 1413 Тираж 576 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, K-35, Раушская наб., д. 4)5

Типография, пр. Сапунова, 2

Составитель А. Корюкова

Техред Т. Курилко

Корректорьп М. Коробова и Л. Корогод