Блок логических операций для цифровых интегрирующих машин

Блок логических операций для цифровых интегрирующих машин

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОЬРЕтЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ » 415675

Союз Созетски|е

Социалистических

Республик (61) Зависимое от авт. свидетельства— (51) М.Кл. С 06j 1102 (22) Заявлено 04.01.72 (21) 1732919 18-24 с присоединением заявки М— (32) Приоритет—

Опубликовано 15.02.74. Бюллетспь ¹ 6

Дата опубликования описания 04.10.74.

Государственный номнтет

Совета Министров СССР па делам изобретений и отнрытнй (53) х ДК 681 323 64 (088.8) (72) Авторы изобретения

А. H. Гармаш и О. Б. Макаревич

Таганрогский радиотехнический институт (71) Заявитель (54) БЛОК ЛОГИЧЕСКИХ ОПЕРАЦИЙ ДЛЯ ЦИФРОВЫХ

ИНТЕГРИРУЮЩИХ МАШИН

Предлагаемое изобретение относится к области вычислительной техники и может быть использовано в цифровых интегрирующих машинах и однородных интегрирующих структурах с многоразрядными приращениями.

Известны блоки логических операций для цифровых интегрирующих машин, содержащие узел накопления приращений, сумматор подынтегральной функции, узел управляющп. импульсов и потенциалов, узел выраооткн и хранения поправки и узел выходных приращений.

Однако известные блоки имеют низкую точность работы и ограниченные функциональные возможности в выполнении логических операций.

В известных логических блоках в зависимости от знаков подынтегральных функций (I, — 1)-го и L-го шагов решения задачи выдается величина выходного приращения i-го шага (q Z; ), в то время как для решения задачи в следующем шаге в экстраполяционных интегрирующих машинах требуется зпачеппс выходного приращения (i+ 1)-го шага решения (q Z + i ) . Значение приращения (i + 1) -го (Ziti ) получают путем дополнительной экстраполяции выходных приращений (Ь Z,. ) на один шаг вперед, то есть принимают 4Zi+> равным qZ,"„, . При таком подходе суще 7 ственно снижается точность работы устройства, так как становится невозможным своевременное введение поправки.

В предлагаемом блоке логических операций для цифровых интегрирующих машин в его состав введен экстраполятор, вход которого соединен с первым входом блока н третьим входом узла выходных приращений, первый выход — со вторым входом сумматора подынтегральной функции, а второй выход— со вторым входом узла управляющих импульсов и потенциалов, третий вход которого подключен к выходу сумматора подынтсгральной функции и и третьему входу узла выработки и хранения поправки, третий выход — ко второму Bxîäó узла накопления приращений, а четвертый вход — к выходу регистра кода операций, выход которого сосдннеll со вторым входом блока.

Это позволяет повысить точность и расширить функциональные возможности блока.

Схема блока логических операций изображена на чертеже.

Блок логических операций содержит узел 1 накопления приращений, экстраполятор 2, сумматор 8 подынтсгральной функции, регистр 4 кода опсрацпп, узел 5 управляющих импульсов и потенциалов, узел 6 выработки и .хранения поправки и узел 7 выходных прираЗО щений. Узел 5 управляющих импульсов и по415675

20, если С, (О, С,, (О если С, (О, С,% -О если С,) О, CS, <Î если С,-)0, C,) О !

), если С, ) О

T (I-.!) — С, + С, О, — v Уч(1-;

7 - !+! =

30

3 тенциалов объедичяет схему анализа приращения с выхода экстраполятора 2, схему анализа знака функции с выхода узла 1 накопления приращений, схему анализа знака функции с выходя сумматора 8 подынтегральной функции. На первый вход 8 блока поступает приращение подынтегральной функции, по второму входу 9 блока — код операции, выход узла 7 является выходом блока логических операций.

Описанный блок логически операций реализует следующий алгоритм: где С, = С;!.), С, — значение выходной величины узла накопления приращений в !-м шаге решения; С,. — значение выходной величины сумматора подынтегральной функции в (I + 1) -м шаге решения.

Приращение подынтегральной функции (i + 1)-го шага решения (> У)(!+!) ) поступает одновременно на вход узла 1 накоплен ия приращений, на вход экстраполятора 2 и узла 7 выходных приращений. В зависимости от знаков выходных величин узлов 1 и 3 в предыдущем шаге решения (С; и С, ) узел выходных приращений выходом узла 5 управляющих импульсов и потенциалов подготовлен к,выдаче выходного приращения этого же (i + 1)-го шага решения задачи, Одновременно с поступлением младшего разряда приращения подынтегральной функции (ri У!(! ).!) на вход 8 блока логических операций на выход блока поступит младший разряд выходного приращения z Z; . Beë))÷ènn выходного приращения будет равна или величине входного приращения, проходящего через узел 7 выходных приращений, или величине поправки, хранящейся в узле 6 выработки и хранения попра!вки и проходящей также через узел

7, или нулю. В течение (i + 1)-го шага решения в блоке логических операций образуется значение подынтегральной функции этого шага (С! ) и значение подынтегральной функции на один шаг вперед (С,. „, ) . .Узел 5 управляющих импульсов и потенциалов анализирует знак приращения с выхода экстраполятора 2 (с7 У"„„,, ) и управляет выработкой (!+! ) 4 нужной поправки в узле 6 выработки и хранения поправки. Узел 5 одновременно анализирует знаки выходных величин узлов 1 и 8 (С;< и С,., ) и подготавливает узел 7 выходных приращений к работе в следующем шаге решения. Наличие экстраполятора 2 и сумматора 8 подынтегральной функции дает возможность получить выходное приращение этого же шага решения без дополнительной экстраполяции и своевременно корректировать выходное приращение, а это значительно повышает точность выполнения логических операций. Код операции, записываемый по входу 9 блока в регистр 4 посредством системы управляющих импульсов и потенциалов обеспечивает реализацию алгоритма соответствующей операции.

Блок логических операций позволяет с высокой точностью выполнять достаточно широкий круг операций логического характера: ограничение функции по уровню, выделение экстремаль!ного значения функции, определение модуля функции и др.

Предмет изобретени,1

Блок логических операций для цифровых интегрирующих машин, содержащий узел накопления приращений, первый вход которого соединен с первым входом блока, а выход— с первыми входами сумматора подынтегральной фун!кции, узла управляющих импульсов и потенциалов и узла выработки и хранения поправки, выход которого соединен с первым входом узла выходных приращений, вь)ход I oторого соединен с выходом устроиства, а второй вход — с первым выходом узла управляющих импульсов и потенциалов, второй выход которого подкл)очен ко второму входу узла выработки и хранения поправки, отличаюи(ийся тем, что, с целью повышения точности и расширения функциональных возможностей, в его состав введен экстраполятор, вход которого соединен с первым входом блока и третьим входом узла выходных приращений, первый выход — со вторым входом сумматора подыптегральной функции, а второй выход— со вторым входом узла управля)ощих импульсов и потенциалов, третий вход которого подключен к выходу сумматора подыHTårðnëüíoé функции и к третьему входу узла выработки и хранения поправки, третий выход — ко второму входу узла накопления приращений, а четвертый вход — к выходу регистра кода операций, выход которого соединен со вторым входом блока.

Редактор Б. Нанкина

Составитель H. Милославская

Техред Л. Камышиикова

Корректор Н. Учакина

Заказ И 3121 Изд. М 1279 Тираж б24 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изооретений и открытий

Москва, 51(-35, Раугиская наб., д. 4/5

Загорская типография