Процессор для контроля цифровых схем

Процессор для контроля цифровых схем

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ii) 435527

Своз Советских

Социалистимеских

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 22.03.72 (21) 1761828/18-24 с присоединением заявки ¹ (32) Приоритет

Опубликован". 05.07.74. Бюллетень № 25

Дата опубликования описания 22.11.74 (51) М. Кл. Г 061 11,t00 государственный комитет

Совета Миниотрав СССР ео делам изобретений и открытий 53 УДК 681,";26.77 (088.8) (72) Автор изобретения

Б. Г. Сергеев

Институт электронных управляющих машин (71) Заявитель (54) ПРОЦЕССОР ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ СХЕМ

Изобретение относится к области вычислительной техники. Оно может быть использовано в системах автоматического контроля интегральных схем, а также блоков и устройств средств вычислительной техники при их производстве и обслуживании.

Известны процессоры для систем автоматического контроля цифровых схем, содержащие арифметико-логическое устройство, соеди ненное с микропрограммным устройством управления, регистр адреса, регистр кода операции, регистры операндов, выход первого регистра операндов через первый коммутатор и первый выход второго:регистра операндов соединены с соответствующими входами арифметико-логического устройства, выход которого подключен:ко входу буферного регистра, первый выход которого соединен с первым входом второго регистра операндов, выход которого подключен к информационному выходу процессора, регистр индикации с подключенными к нему индикаторами, устройство управления регистром индикации.

Первый выход микропрограммного устройства управления, первый выход регистра кода операции и выход регистра адреса соединены соответственно с синхронизирующим, кодовым .и адресным выходами процессора и соответствующими вхадами устройства управления регистром индикации. Первый вход процессора подключен к первому входу микропрограммного устройства управления, второй вход которого соединен со вторым выходом регистра кода операции, а второй выход — с первым входом первого коммутатора.

Такие процессоры расчитаны на использование в качестве источника программ непосредственно устройства ввода с перфоленты

10 .или накопителя на магнитной ленте или каких-либо других устройств внешней памяти.

Данный способ программирования позволяет обойтись без оперативного запоминающего устройства (ОЗУ), но наряду с этим обеопе15 чивает решение лишь достаточно простых задач контроля и исключает возможность использования быстрых нестартстопных устройств внешней памяти, так как длительность ряда операций контроля (измерения пара20 метров) и вывода (печать) существенно превышает время цикла выдачи информации этими устройствами. Известные процессоры

ЦВМ, управляемые программой из ОЗУ, обладающие алгоритмической универсальностью

25 и позволяющие использовать быстрые устройства внешней памяти, не могут программироваться прямо от устройств ввода, т. е. без ОЗУ и оказываются слишком дорогими для большинства простых и массовых задач кон30 троля.

435527

Целью изобретения является создание процессора, программное управление которым возможно как непосредственно от устройств ввода и внешней памяги, так и от ОЗУ, и структура и состав оборудования которого может, изменяться в зависимости от вида управления и характера решаемых задач контроля.

Целью изобретения, кроме того, является обеспечение универсальности процессора в отношении номенклатуры и числа подключаемых устройств внешней памяти или ввода используемых в качестве средств программного управления, и сокращение сго оборудования

IIo сравнению с известными устройствами, выполняющими функции процессора в системах автоматического контроля.

В предложенный процессор введены регистр адреса команды, регистр длины формата команды, информационный регистр памяти, адресный регистр памяти, устройство анализа запросов, приоритетное устройство, устройство сдвига, коммутаторы и микропрограммный блок управления, соединенный с микропрограммным устройством управления, второй выход которого подключен к первому входу второго коммутатора, второй вход которого соединен с информационным входом процессора. Выход второго коммутатора подключен к первому входу регистра кода операции, ко второму входу второго регистра операндов, ко входам регистра адреса и первого регистра операндов и к первому входу регистра длины формата команды, выход которого соединен со вторым входом первого коммутатора, второй и третий входы — соответственно с третьим выходом микропрограммного устройства управления и вторым входом буферного регистра. Первый и второй выходы устройства управления регистром:индикации подключены соответственно к первым входам третьего и четвертого коммутаторов, вторые входы которых соединены соответсгвенно с информационным выходом процессора и первым выходом регистра индикации. Выход третьего коммутатора подключен к первому входу регистра индикации, выход четвертого коммутатора соединен с информационным входом процессора. Первые входы пятого и шестого коммутаторов соединены соответственно с первым и вторым выходами микропрограммного блока управления, три входа которого соединены соответственно с синхронизирующим, адресным и кодовым выходами процессора, четвертый вход — с первым входом процессора, второй вход которого подключен к первому входу устройства анализа запросов. Второй вход последнего подключен к третьему выходу микропрограммного блока управления. Первый выход устройства анализа запросов соединен с первым входом приоритетного устройства, второй — с первым входом информационного регистра памяти, первый выход которого подключен ко второму входу приоритетного

65 устройства и второму входу регистра индикации. Второй выход последнего соединен с первыми входами устройства сдвига и адресного регистра памяти, второй вход которого подключен к выходу приоритетного устройства, третий вход — к первому ыходу устройства сдвига, второй выход кс,орого соединен со вторым входом регистра кода операции.

Информационный выход процессора соединен со вторым входом инфор.мационного регистра памяти, второй выход которо о подключен ко второму входу устройства сдв: га. Третий выход информационного регистра памяти, выходы адресного регистра памяти и регистра адреса команды через шестой коммутатор, оо-",орой вход которого соединен с первым выходом буферного регистра, подключены к .ретьему входу, первого коммутатора, к информационному входу процессора и ко второму входу пятого коммутатора, выход которого соединен со входом регистра адреса команды, с третьим входом .информационного регистра памяти и с четвертым входом адресного регистра памяти. Микропрограммный блок управления, информационный регистр памяти и адресный регистр памяти соединены с соответствующими входами,и выходами процессора.

На фиг. 1 приведена блок-схема системы автоматического контроля, основанной на минимальной модификации процессора, состоящей только из одного центрального модуля; на фиг. 2 — блок-схема системы, построенной на основе расширенной модификации процессора, включающей центральный модуль и модуль расширения; на фиг. 3 — блок-схема расширенной модификации процессора; на фиг. 4 — структура и форматы команд процессора.

Система контроля (см. фиг. 1), основанная на минимальной модификации процессора содержит центральный модуль 1 с шинами сопряжения 2, различные устройства ввода и внешней памяти 3, используемые в качестве источников программ системы, устройства вывода и проблемно-ориентированные устройства контроля 4. Подключение всех устройств

З,и 4 к центральному модулю 1 осуществляется через шины сопряжения 2 стандартным образом. Состав и номенклатура устройств 3 и

4 определяется конкретными задачами и условиями применения системы контроля.

Расширенная модификация процессора состоит из центрального модуля 1 и модуля расширения 5. Система контроля, основанная на этой модификации (см. фиг, 2) помимо всех перечисленных ранее устройств содержит также оперативную память 6. Устройства ввода и внешней памяти 3 в этой системе могут использоваться как непосредственно для программного управления процессором, так и в качестве средств загрузки программ в оперативную память 6.

В систему шин сопряжения 2 центрального модуля 1 (см. фиг. 3) с устройствами 3, 4

435527

10 входят: кодовый выход 7 процессора, адресный выход 8, информацлонный вы тэч 9, синхронизирующий выход 10. информационный вход 1), первый вход процессо >3 (шины ответов готовности) 12. Ка>кдь?т? вход и выход процессора представляет собой набор шин сопряжен-.я. Полный комплект шткн обеспечивает стандартную форх!v связи процессооа с внешними устройствами 3, 4 системы и, в частности селекцию за??ант?ого устройства, обмен управляющей информацией и данными, управление операциями во внешних устройствах, синхронт?заци?о работы этих устройств и процессора.

Подклю ение внешних устройств к шинам сопряжения осуществляется через их местные устройства управления (адаптеры), в функции которых входят согласование форматов информации, тара те-:ров сигналов. обнаружение ошибок в инфорч апии и т. и.

В состав цеHT)>3льчого модуля ) процессора входит ко .мутатор 13, предназначенный для подключения инАор>тационного вхоча 11 процессора к досталь??ь?.,? элементам, принимающим ба?Tb? ко.,танд и данных от устройств

3, 4. К таким элементам относятся регистр длины форт?3 3 команды 14, который хранит число принятых от устройств 3 байтов текущей команды переутенного формата; регистр кода операции 15 ., регистр адреса 16, предНаЗНа ЕНПЬтЕ ДЛЯ За?ОМИНЗНИЯ И ВЫДаЧИ На выходы 7 и 8 процессора полей кода операции и адреса команчьт; первый 17 и второй 18 регистт>ь? операндов. являющиеся регистра;(и арифметико-логи еского х стт>ойства, а также используемые для промежуточного хранения

ПРИНИМаЕМЫХ С ??Н(Ь?О?> та??ИО??НОГО ВХОД3 И ВЫдаваемых на выход 9 данных при обмене с внешни ти устоойствами. В состав центрального мочуля входят также пепвый ". oììóò3тор 19, обеспечивающий использован,.;- арифметико-логи еского уствойства 20 для уменьшения на елт)>?ицу содер>кимого реглстра 14 при счете пт>инимае тьтх байтов команды и для опера??и,"т с адресами ?... .точуле расширения 5; буферный регистр 21 результатов операций, выполняемых в арифметико-логическом устройстве 20; . (икропрогра.,? мное устройство управления 22. обеспечивающее вьтдачу управлятотцих сттгтталов, необходимых для вьгполнения команд, во все элементы центрального модуля и на синхронизирующий выход 10 процессора.

Работа устройства управления 22 опредеЛЯЕТСЯ В ПРОЦЕССЕ ВЬ?ПОЛ??ЕНИЯ КОМаНДЫ KOдом в регистре 15. индикаторами результатов устройства 20, состоянием регистра 14 и сигналами окончания операпий во внешних уетрОйетВаХ, IIOJIV та .ЫМИ ПО ВХОду 12 ПрОцессора.

Для вывода poçv.(.üò3òoâ контроля и оперативного хранения пр"..е>кутот?н?? результатов в центральном;!;.чу "е процессора имеется также регистр ? E?m? ации 23, управляющий цифровыми инчикаторами 24 пульта. Эт(т.20

6S регистр подключен к шинам сопряжения на правах внешнего устройства. Прием информации в регистр 23 с инфор>(а???тонного выхода 9 процессора и выдача ин(1?орматти?? кз

:-того регистра на информапионньтй вход 1) про?еcco?>3 производится через третий 25 и

ЧЕтВЕртЫй 26 ?(O×V?óò3òîðb?. ВЬ бОр ЗадаННоГО байта в регистре 23 и обеспечение выдачи информации íà выход 9 и вход 11 производится устройством управления 27 регистром индикации.

В расширенном процессоре (с;T. фиг. 3), образованном соединением централ. ного модуля 1 тт мочуля расширения 5, для связи с вне?пними vcTpoE?cTвами т?спол?.3? ется та же систе (а и?ин, что и в минимальном процессоре Дополнительной группой шин являются

ШИН?.т З3ПРОСОВ E(3 ПРЕРЫВ3НИЕ (ВтОРОй Вкот(28 проттессора), которые с,чу>кат,ч.чя сттгнализацип моментоз окончания от(..pa?ITTI? в >тед:те.тных впе?т??тих (стройствах, и обмен инфор- мацие." с котор?>?ми ocv?I oствляется через систег: прерываний.

В состав модуля пас.пивени".. 5 вхочят рс???-.?й регистр памяти 29. и-I(?;Op.,?3????винны?"? регт?стр памяти 30, регистр адреса кoманды

31. (. б лен информацией те>?аду эти> и регистРаМИ, 3 таКжЕ ВЬ?ДЗЧ3 ИН(ЬоР. 3ЦИИ На ИНформационный вход ?1 процессора и в аоифме-.ико-лог«»cwo3 устройство 20 произвочитСя ".?>ЕЗ ПятЫй 32 И ?т?ССтсй 33 (O>?>!VT3TO?>T,т, ?тер"=; "-тк ком>тутатор;.. обесчечттвается так>КЕ Заетядяа ??ифОриац?тИ ИЗ б((т>ЕрНОг(РЕГИcT?va 21 г, лтобо "т из указа??ньтх регистттов. Связи регистров 29 — 3? с коммутатоэом 19 и пе гистоом 2? цозволяктт ??(?To;TT зо ать ар™(ттт етико-логическое уствойство центвального ч >дуля для величения на е."т>интттту содепжимого любого пз них. что требуе гя рTI об азоват?ит-: 3?I?>Cc3 следутотт;еп ?о., ан;ть?, 3В-oTò???T,T- êC3E?E??I И В ??Е?<ОтООЬтк ДРт ГИХ (тттвт>.!ТТ 1; МОЧУля т>атсш??рения. Регттстр т.ндтт?(3 т-". : 23 в расI ширенном процессоре служит т3 (>?(å для хпане I?Ts; но.тера стратттптт,т оперативной памяттт котовои произ (тд гтс обт>ац? ни индек

С; В КОМаНДЕ ИНЛЕКСа?,ИИ. 3 -".?ажЕ УПРЗВЛЯ?Ощего слова (начальньш алвес оперативной па яти и число передана"мьтх байто-I совмсп.;-.нного с процессором кана,"3 прямого до". -,?Iï3, С этой целью выходы регистра 23 связаны со входами адресного регистра памяти 29, а его входы — с ин(т>ор.тационнь?и регистром памяти 30.

В состав модуля расши",ения входят также устройство сдвига 34. предназначенное для (.?np»ET?.o? 3EI?I?T адресов в регистрс 29 путем

СОЕДИНЕНИЯ НОМЕРа СтР3??ИЦЬ?, СОДЕР>Катт?ЕГОСЯ в регистре 23. и ачреса из команчы (в пегистре;.,О) с необходимым сдвиг?. в завпси>"ocòè от видя адресации ?амятч (до очного бита, до четырех битов. или до одного б":??та (; микропрограммный блок управления 35. вттрабатывающий наборы управляющих сигналов для обращения к с-:еративной памяти. г-?полнения операций в модуле расширения и

435527 запуска устройства управления 32 центрального модуля; устройство анализа запросов 36, которое обеспечивает распределение по классам и запоминание в регистре 30 запросов на прерывание программы, получаемых от внешних устройств; приоритетное устройство

36, которое выбирает среди зафиксированных в регистре 30 запросов запрос высшего приоритета и формирует в регистре 29 адрес начала подпрограммы, обслуживающей этот запрос.

Основной исходной информацией для блока управления 35 является значение кода операции в регистре 15 и признаков адресации в регистрах 16 и 30.

Предлагаемый процессор работает следующим образом.

Центральный модуль 1 обеспечивает вы полнение команд следующих типов (см. фиг. 4):

Тип 1. Команды переменного формата, содержащие непосредственные операнды длиной от 1 до 16 байтов, служащие для передач информации во внешние устройства (в том числе в регистр индикации 23), выполнения операций во внешних устройствах, а также операций анализа принимаемой от них информации (сравнение на равенство, сравнение с пределом, проверка на нуль по маске, проверка на единицу по маске и т. п.).

Тип П. Команда фиксированного формата (два байта), предназначенная для обмена информацией размером в 1 байт между внешними устройствами и регистрами 17, 18 о»ерандов центрального модуля, выполнения î»ераций во внешних устройствах, а также некоторых операций управления центрального .годуля.

Тип III. Команда переменного формата

«Выполнение микропрограммы». Эта команда задает выполнение от 1 до 16 микрокоманд форматом в 1 байт. В ней могут быть использованы микрокоманды управления порядком следования команд (условный пропуск команды или последовательности команд), микрокоманды операций с индикаторами результатов арифметико-логического устройства 20, а также микрокоманды обмена информацией между регистрами 17, 18, 23 и операций в устройстве 20. К числу последних относятся логические операции «И», «ИЛИ», «НЕ», а также сдвиги, сравнение, сложение с фиксированной запятой в дополнительном коде. Большинство этих операций возможно с операндами длиной 1,4 или 8 бит.

Длина и адрес операнда в регистрах 17, 18, 23 задаются специальным полем микрокоманды.

В минимальном процессоре (один только центральный модуль) возможно выполнение всех указанных типов команд. Прием каждой команды программы от источника программ осуществляется последовательно-параллельно (побайтно) через информационный вход 11 процессора. Обработка принятого

65 .байт и исполнительный адрес операнда рас5

60 байта команды включает обычно две фазы: распределение и выполнение операции, В фазе распределения с помощью второго коммутатора 13 байт засылается в один из регистров 14 — 18. Выбор регистра определяется текущим состоянием микропрограммного устройства управления 22. После засылки принятого байта в заданный регистр состояние этого устройства изменяется таким образом, чтобы определить регистр, в который должен быть помещен следующий байт. Новое состояние устройства 22 определяется его предыдущим состоянием и кодом выполняемой команды в регистре 15. Для определения конца команды в командах переменного формата используется регистр 14, который вместе с арифметико-логическим устройством 20 и буферным регистром 21 образует счетчик байтов информационного поля в командах типа I и поля микрокоманд в команде типа III.

В фазе распределения любого байта указанных полей содержимое регистра 14 уменьшается на единицу. Момент его равенства нулю фиксируется микропрограммным устройством управления 22 |как конец команды.

При этом устройство 22 возвращается в исходное состояние, при котором следующий байт помещается в регистр 15. В команде фиксированного формата типа II последовательность состояний устройства 22, в том числе момент перехода в исходное состояние, жестко определяется логикой самого устройства.

Фаза выполнения представляет собой набор действия, реализующих непосредственно задаваемую командой операцию, и существует для всех байтов команд, начиная со второго.

Последовательность и характер этих действий задаются кодом в регистре 15 и управляющими сигналами устройства управления 22. Если операция предусматривает обмен информацией с внешним устройством, то устройство

22 обеспечивает выдачу необходимых сигналов запуска операции в этом устройстве через синхронизи рующий выход 10 процессора и производит обмен, используя шины информационного выхода 9 или входа 11 процессора. На время занятости шин 9, 11 или выполнения операции во внешнем устройстве запуск источника программ (также через шины выхода 10) задерживается. Момент окончания операции сигнализируется внешним устройством через шины первого входа 12 процессора.

Расширенный процессор образуется добавлением к центральному модулю 1 модуля расширения 5. При этом набор выполняемых процессором команд пополняется командами типа П7, адресующими оперативную память (см. фиг. 4). Часть команд этого типа служит для арифметической и логической обработки информации. В таких командах разряд-модификатор определяет способ интерпретации адреса памяти и формат операнда. Если этот разряд содержит «О», то операндом является

435527

65 сматривается как адрес байта в оперативной памяти (вторым операндом является байт, содержащийся в регистре 18). Если этот разряд содержит «1», то длина операнда (1 или 4 бита) задается специальным триггером, входящим в блок управления 35, который предварительно устанавливается в требуемое состояние одной из модификации команды типа II. При этом исполнительный адрес операнда .вослринимается соответственно как адрес бита или тетрады битов в оперативной памяти, Другая группа команд типа IV является командами управления и индексации, оперирующими с информацией фиксированного формата, равного двум байтам (безусловный переход, засылка индекса в регистр 23, индексация заданной ячейки памяти, счет в заданной ячейке памяти, обращение к подпрограмме и т. п.).

Все команды типа IV обеспечивают два способа адресации оперативной памяти: постраничную прямую и косвенную. Вид адресации определяется разрядом признака адресации в команде.

Для большинства команд типа IV возможна автоиндексация, которая имеет место тогда, когда в команде указан адрес одного из автоиндексных регистров (первые 16 байтов каждой страницы оперативной памяти), используемый как косвенный адрес.

Действия модуля расширения при выполнении программы из оперативной памяти складываются в общем случае из четырех фаз: выборки команды, косвенной адресации, автоиндексации и выполнения.

Фаза выборки существует для каждой команды. Во время этой фазы микропрограммный блок управления 35 обеспечивает запуск операции в оперативной памяти, выдачу адреса байта команды из регистра 31 в регистр 29 и прием байта команды в регистр

30. В конце этой фазы содержимое регистра адреса команды 31 увеличивается на единицу с помощью арифметико-логического устройства 20. Если имеет место команда типов 1—

I I I, то находящийся в регистре 30 байт команды передается на информационный вход 11 процессора и обрабатывается в центральном модуле 1 так, как это описано ранее.

Если имеет место команда типа IV, то для ее первого байта справедливо все то же. Обработка второго байта может включать в себя дополнительные фазы. В фазе косвенной адресации микропрограммный блок управления

35 обеспечивает выборку исполнительного адреса из оперативной памяти, который помещается в регистр 30. Если команда требует автоиндексации, то далее выполняется обращение к памяти для выборки содержимого автонндексного регистра. Принятое в регистр

30 значение индекса увеличивается на единицу (с помощью устройства 20) и возвращается в оперативную память, Затем начинается фаза выполнения. Устройство 35 обеспечивает передачу адреса операнда из регистра 30 в

50 регистр 29 и производит обращение к памяти.

При этом в зависимости от заданной длины операнда устройство 34 сдвигает (при передаче из регистра 30) адрес в регистре 29 на требуемое число разрядов вправо. Одновременно это устройство формирует в регистре кода операции 15 поле длины и адреса операнда так, чтобы получить одну из микрокоманд, используемых в команде типа III.

Прочитанный в регистре 30 байт выдается из этого регистра на шины информационного входа l I процессора и принимается в один из регистров 17, 18, Затем блок управления

35 производит запуск устройства управления

22, и центральный модуль выполняет операцию в соответствии с кодом в регистре 15.

Если операция требует, записи в оперативную память, то по окончании работы центрального модуля модуль расширения принимает байт данных из регистра 18 в регистр 30 и производит обращение к памяти.

Действия модуля расширения при прерывании программы составляют фазу прерывания.

Эта фаза возможна для большинства команд после завершения фазы выполнения. В начале фазы прерывания все запросы, поступающие на второй вход 28 процессора сгруппированные устройством анализа запросов 36 в соответствующие классы, запоминаются в регистре 30. Далее состояние этого регистра анализируется приоритетным устройством 37, которое выделяет класс высшего приоритета, устанавливает в регистре 29 адрес байта оперативной памяти, с которого начинается подпрограмма, обслуживающая данный класс, и запускает фазу выборки команды.

Для работы с быстрыми внешними устройствами расширенный процессор имеет совмещенный с ним канал прямого доступа к оперативной памяти. В режиме прямого доступа может быть использовано любое из внешних устройств, подключенных к шинам сопряжения процессора. Этот режим обеспечивается одной из модификаций команды типа 11.

Предварительно в регистр 23 с помощью команды типа 1 заносится управляющее слово канала. В процессе выполнения команды обмена в режиме прямого доступа управление всеми действиями центрального модуля и модуля расширения осуществляется микропрограммным блоком управления 35.

Предмет изобретения

Процессор для контроля цифровых схем, содержащий арифметико-логическое устройство, соединенное с микропрограммным устройством управления, регистр адреса, регистр кода онерации, регистры операндов, выход первого из которых через первый коммутатор и первый выход второго регистра операндов соединены с соответствующими входами арифметико-логического устройства, выход которого подключен ко входу буферного регистра, первый выход которого соединен с

435527

12 первым входом второго регистра операндов, выход которого подключен к информационному выходу процессора, регистр индикации с подключенными к нему индикаторами, устройство управления регистром индикации, первый выход микропрограммного устройства управления, первый выход регистра кода операции и выход регистра адреса соединены соответственно с синхронизирующим, кодовым и адресным выходами процессора и соответствующими входами устройства управления регистром индикации, первый вход процессора подключен к первому входу микропрограммного устройства управления, второй вход которого соединен со вторым выходом регистра кода операции, второй выход — c первым входом первого коммутатора, отлич а ю шийся тем, что, с целью расширения функциональных возможностей процессора, в него введены регистр адреса команды, регистр длины формата команды, информационный регистр памяти, адресный регистр памяти, устройство анализа запросов, приоритетное устройство, устройство сдвига, коммутаторы и мииропрограммный блок управления, соединенный с микропрограммным устройством управления, второй выход которого подключен к первому входу второго коммутатора, второй вход которого соединен с информационным входом процессора; выход второго коммутатора подключен к первому входу регистра кода операции, ко в-орому входу в.-орого регистра операндов, ко входа. .: „-ег,. с-ра адреса и .первого регистра операндов и к первому входу регистра длины формата команды, выход которого соединен со вторым входом первого коммутатора, второй и третий входы — соответственно с третьим выходом микропрограммного устройства управления и вторым входом буферного регистра; первый и второй выходы устройства управления регистром индикации подключены соответственно к первым входам третьего и четвертого коммутаторов, вторые входы которых соединены соответственно с информационным выходом процессора и первым выходом регистра индикации; выход третьего коммутатора под5

Z0

45 ключен к первому входу регистра индикации; выход четвертого коммутатора соединен с информационным входом процессора; первые входы пятого и шестого коммутаторов соединены соответственно с первым и вторым выходами микропропраммного блока управления, три входа которого соединены соответственно с синхронизирующим, адресным и кодовым выходами inpoqeccopa, четвертый вход — с первым входом процессора, второй вход которого подключен к первому входу устройства анализа запросов, второй вход которого подключен к третьему выходу микропрограммного блока управления; первый выход устройства анализа запросов соединен с первым входом приоритетного устройства, второй — с первым входом информационного регистра памяти, первый выход которого подключен ко второму входу приоритетного устройства и второму входу регистра индикации, второй выход которого соединен с первыми входами устройства сдвига и адресного регистра памяти, второй вход которого подключен к выходу приоритетного устройства, третий— к первому выходу устройства сдвига, второй выход которого соединен со вторым входом регистра кода операции; информационный выход процессора соединен со вторым .входом информационного регистра памяти, второй выход которого подключен ко второму входу устройства сдвига; третий выход информационного регистра памяти, выходы адресного регистра памяти и регистра адреса команды через шестой коммутатор, второй вход которого соединен с первым выходом буферного регистра, подключены к третьему входу первого коммутатора, к информационному входу процессора и ко второму входу пятого коммутатора, выход которого соединен со входом регистра адреса команды, с третьим входом информационного регистра памяти и с четвертым входом адресного регистра памяти, микропрограммный блок управления, информационный регистр памяти и адресный регистр памяти соединены с соответствующими входами и выходами процессора, 435527

ИНрарНОциОННОЕ ПОПЕ (1е1b айто )

Ирес 6нгшнего остройстй

Дпина инсрорнационного попя

/йФ жерикии г Янанда спипа Х

A Jpzc 6неанего астоойстбо

Иод операиии

Признан нонанды

3 понанда типа Х инронононд (1+ 1Ф амч нинрононанд и пжыВ сг. таранда типа Дг

ABped оператнбной ланями

ПОуънан Одресаиии е1оди7оинатор нонанды — — ка7 ояцюиии

Риг. +

Составитель В. Сергеев

Техред В. Рыбакова

Редактор Л. Утехина

Зака

Корректор Н. Аук з 3167/17 Изд. № 979 Тираж 624 Подписное

Ц И И Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д, 4/5

Типография, пр. Сапунова, 2