Блок регулируемого запаздывания

Блок регулируемого запаздывания

Иллюстрации

Показать все

Реферат

 

(») 437l09

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Cdциалистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 19.10.72 (21) 1839176/18-24 с присоединением заявки № (32) Приоритет

Опубликовано 25.07.74. Бюллетень № 27

Дата опубликования описания 03.О1.75 (51) М. Кл. G 06) 3 00

Государственный комитет

Совета Министров СССР па делам изобретений и открытий (53) УДК 681.34(088.8) (72) Авторы изобретения

Г ТБ

В. М, Сидоров и В. С,. Зверев

Новосибирский электротехнический институт (71) Заявитель (54) БЛОК РЕГУЛИРУЕМОГО ЗАПАЗДЪ|ВАНИЯ

Изобретение относится к автоматике и вычислительной технике и может найти применение для моделирования,регулируемого запаздывания в аналоговых и аналого-цифровых вычислительных машинах и системах автоматического управления.

Известен блок, регулируемого запаздывания (БРЗ), выполненный из магнитных аналоговых элементов памяти, распределителей записи и считывания, дискретизатора, управляемого генератора тактовых импульсов и выходного преобразователя. Время запаздывания регулируется в небольшом выбранном вручную диапазоне управляющим напряжением, подаваемым на вход генератора тактовых импульсов; при этом период следования тактовых импулысов изменяется пропорционально амплитуде управляющего на п1ряжения.

Диапазон изменения времени запаздывания устанавливается переключателем и кнопкой начальной установки, с помощью которых изменяется npyr относительно друга положение возбужденных выходов распределителей записи и считывания.

В известном БРЗ время запаздывания регулируется в небольшом выбранном вручную диапазоне. Расши рение диапазона регулируемого запаздывания только за счет увеличения девиациями частоты следования тактовых импульсов невозможно, поскольку пр|и этом сужается полоса пропускания устройства, либо по вьошаются требова1ния к быстродействию элементов памяти.

Цель изобретения — рааширение диапазона

5 регулирования, а также снижение требований к быстродействию запоминающих элементов и к управляемому генератору тактовых импульсов.

Это достигается тем, что в БРЗ введены по10 следовательно соединенные реверсивный счетчик, цифро-аналоговый,преобразователь, сумматор, выход которого соединен с входами компараторов разных уровней и входом управляемого делителя, выход которого соеди15 нен через управляемый генератор тактовых импулысов с одними входами схем «И», соединенных с входами распределителей записи и считывания непосредственно, а с другими ее входами — через линию задержки и триг20 гер, входы которых соединены соответственно с выходами компараторов и входами реверсив,ного счетч|ика, выходы которого подключены также к другим входам управляемого делителя; при этом другой вход сумматора соеди25 нен с источником управляющего сигнала.

На фиг. 1 показана функциональная схема предлагаемого устройспва; на фиг .2 — временная диаграмма его ра|боты.

Источник 1 входного сигнала соединен с

30 дискретизатором 2, выход которого соединен

437109

20

30 при этом

65 с одним из входов всех блоков 3 записи запоминающих трансформаторов 4. Другие входы блоков 3 записи соединены с соответствующими выходными шинами распределителя 5 записи, входные шины блоков 6 считывания запоминающих трансформаторов 4 соединены с соответствующими выходными шинами распределителя 7 считывания, а их выходы объединены и соединены со входом выходного преобразователя 8.

Источник 9 управляющего сигнала соединен с одним из входов сумматора 10, выход которого соединен с входами компараторов уровня на положительную 11 и отрицательную 12 полярность и через цифровой управляемый делитель 13 соединен со входом управляемого генератора тактовых импульсов (ГТИ) 14.

У правляющий вход цифрового управляемого делителя 13 присоединен к выходу реверсивного счетчика 15, соединенному с цифро-аналоговым преобразователем 16, выход которого присоедиен к другому входу сумматора 10.

При этом выход управляемого ГТИ 14 соединен через схему «И» 17 с,распределителем 5 записи и дискретизатором 2 и через ли нию

18 задержки — с единичным входом триггера 19 управления, выход которого присоединен к другому входу схемы «И» 17, а,нулевой вход — к выходу компаратора 12 уровня на отрицательную полярность, соединенного также с вычитающим входом реверсивного счетчика 15. Кроме того, выход управляемого ГТИ 14 через схему «И» 20 соединен с распределителем 7 считывания и через ли нию 21 задержки — с единичным входом триггера 22 управления, выход .которого соединен с другим входом схемы «И» 20, а нулевой вход триггера 22 управления — с выходом .компаратора 11 уровня на положительную полярность, соединенного также с накапливающим входом, реверсивного счетчика 25.

В процессе работы БРЗ входной сигнал

V(t) поступает на вход дискретизатора 2, который синхронно с импульсами уп равляемого ГТИ 14, проходящими через схему «И» 17, подключает входной сигнал V(t к блокам 3 записи на время записи информации т „в запоминающий трансформатор 4. Очередность подключения записываемого сигнала .к запоминающим трансформаторам задается, распределителем 5 записи, а период дискретизации

Т вЂ” ГТИ 14, который одновременно задает частоту считывания дискретных значений

V(t;) через схему «И» 20 на,распределитель

7 считывания.

В свою очередь, очередность считывания

1 (4) задается распределителями 7 считывания, выходные импульсы которых возбуждают блоки 6 считывания соответствующих запоминающих трансформаторов 4; при этом импульсная последовательность V(t; — т) поступает по общей для всех блоков считывания шине на выходной преобразователь 8, который сглаживает импульсную:последовательность, восстанавливая непрерывную форму

4 сигнала V(t — ), где т — время запаздывания, Время запаздывания при этом определяется взаимным положением возбужденных шин распределителей записи 5 и считывания 7, а также периодом следования тактовых импульсов управляемого ГТИ 14; = T(n + 1), где и — число элементов памяти, находящихся между элементами, возбужденными распределителями за циси 5 и считывания 7.

Регулировка запаздывания т осуществляется автоматически как изменением величины и, так и:периода Т, причем и определяется как целое от

U(t) где U(t) — управ макс ляющий сигнал, а

ЛУ ()макс макс—

",«+1 т и К(и +1) осуществ я т „ мент равенства времени запаздывания, получаемого за счет девиации периода от начального значения Тю на величину ЬТ„и за счет изменения и; на единицу, т. е. = (и, + 1) (Т, + ЛТ„) = (и, + 2) Т„ либо (и, + 2) (Т, — Т„) = (и + 1)Т,;

ТО и;+1

Таким образом, переход от одного дискретного значения т;=(и;+1) То к другому т +,— (n;+2) Тр осуществляется плавной девиацией периода следования импульсов, но величина ЬТ„, при которой осуществляется переход, является .функцией от значения и;. Последнее осуществляется следующим образом.

Допустим, что в начальный момент времени управляющий сигнал У® равен нулю (см. фиг. 2); при этом реверсивный счетчик 15 находится в нулевом состоянии, и на выходе цифро-аналогового преобразователя 16— нуль, коэффициент передачи цифрового управляемого делителя 13 — единица, возбужденные шины распределителей за писи 5 и считывания

7 воздействуют на блоки записки 3 и считывания 6 соседних запоминающих трансформаторов 4, n;=0, и в блоке регулируемого запаздывания время запаздывания минимально (тммм= То). Управляющий сигнал U(t) 1проходит через сумматор 10 и цифровой управляемый делитель 13 на вход управляемого ГТИ

14, изменяя его частоту. С увеличен нем управляющего напряжения У® период следования импульсов ГТИ 14 увеличивается так, что Т=

=To+AT, причем A =AU(t), где К вЂ” постоянный коэффициент, равный макс .при этом время запаздывания увеличивается: т= Тю+ЬТ, 437109

5

Как только U(t) достигает величины

ЛУ„,нс, срабатывает компаратор 11; при этом его выходной импульс перевод ит триггер 22 управления в нулевое состояние, и очередной импульс с генератора 14 проходит на распределитель 5 зап иси и дискретизатор 2, но не проходит {на распределитель 7 считыва{ния, поскольку на другом входе схемы «И» 2Π— нулевой потенциал триггера 22. Этот же тактовый импульс возвращает триггер 22 в ед иничное состояние через время, определяемое линией 21 задержки (время задержки превышает длительность импульса ГТИ 14,,но меньше

его минимального периода) . Одновременно выход ной импульс компаратора 11 поступает на суммирующий вход реверсивното счетчика

15; при этом на выходе цифро-аналогового преобразователя 16,появляется напряжение (— AU„„{,), на выходе сумматора 10, напряжен ие возвращается к нулю, и управляемый

ГТИ 14 начинает вырабатывать импульсы с периодом То, кроме того, коэффициент передачи цифрового управляемого делителя 13 становится равным 1/2. Результатом выше описанной процедуры является то, что время запаздывания становится равным т= То(п,+

+1) =2ТО, т. е. меняется взаимное положение возбужденных шин разделителей записи

5 и считывания 7 (n;=I) а период следования импульсов управляемого ГТИ 14 возвращается к величине Т{{.

При дальнейшем увеличениями управляющего сигнала У(1) на выходе сумматора 1О вырабатывается напряжение

ЕИ = У (()п,ЛИмакс = V (t) Au„„„ (in0GKoльку n„=1), которое проходит через цифровой управляемый делитель 13, и на его выходе формируется напряжение

AU АЗЛК где т =

1 и{+ 1 коэффициент передачи делителя 13; при этом период следования импульсов ГТИ 14 выражается как

Т у + К (У (1) И ЬУк{акс

ni + 1

В момент когда U(t) достигает значения

2AU„„{„, снова срабатывает компа ратор 11, процесс повторяется, и новая величина T;=ÇTo.

При дальнейшем увеличении U(t) процесс увеличения времени запаздывания происходит аналогичным образом в соответствии с вышеприведенными выражениями, причем приращения периода AT уменьшаются.

При уменьшении управляющего сигнала

U(t) напряжение на выходе сумматора 10 меняет знак и период следования импульсов управляемого ГТИ 14 начинает уменьшаться.

Как только величина ЛУ достигает — ЛУк{ан-„ срабатывает компаратор 12 на отрицательную полярность, выходной |импульс которого через триггер 19 управления и схему «И» 17 запрещает,прохождение очередного тактового им5

6 пульса ГТИ 14 на распределитель 5 записи, уменьшая тем самым расстоя ние между возбужденными шинами распределителя записи

5 и считывания 7. Од ковре{менно выходной импульс компаратора 12 поступает на вычитающий вход реверсивного счетчика 15, уменьшая тем самым величину выходного сигнала цифро-аналогового преобразователя 16 на величину ЛУ„,„;, и увеличивая коэффициент передачи цифровото управляемого делителя 13.

При этом конкретная величина периода, при котором происходит срабатывание компаратора 12 на отрицательную полярность, определяется прежней формулой.

Можно показать, что в момент перехода от и; к (n; — 1) запаздывание выражается как т= Ton„.

В предлагаемом БРЗ к управляемому ГТИ

14 не предъявляется высоких требований в смысле кратности изменения периода следования импульсов. Максимальная величина пе,риода Т„„н,=2То, а минимальная Тмнн=Tot2, так что " = — 4. При этом диапазон

Тмакс т„{нн изменения времени запаздывания определяется, как " " = (N — 1), где N — количество

"мцн запоминающих трансформаторов. Кроме того, быстродействие запоминающих трансформаторов может быть невысоким и определяется, как где f — верхняя частота входного сигнала; а — число отсчетов, требуемых для восстановления гармонического сигнала преобразователем 8.

В то время, как для известного БРЗ для того, чтобы обеспечить те же характеристики, что и у предлагаемого БРЗ, требуется, чтобы кратность изменения периода следования импульсов управляемото ГТИ 14

Т „ макс м{{к что труд но обеспечить простыми средствами при N порядка десятков — сотен, кроме того, время записи информации в запоминающие трансформаторы т{н при этом >K< диапазоне регулирования в прототипе определяется как 3 (1 что резко повыша(N — 1) f ет требования к быстродействию аналоговых элементов п а мяти.

Таким образом, введение специального устройства управления в магнитное устройство регулируемого запаздывания позволяет снизить требования к быстродействию аналоговых элементов памяти и к кратности изменения периода следования импульсов управляемого генератора при всех прочих равных условиях.

437109

Предмет изобретения

Блок регулируемого запаздывания, содержащий запоминающие трансформаторы, подключенные через блоки считывания к распределителю считывания и выходному преобразователю, а через блоки записи — к,распределителю записи и дискретизатору с источником входното сигнала на входе, а также управляемый генератор тактовых импульсов, триггеры, линии задержки и схемы «И», о тл и ч а ющи и с я тем, что, с целью .расширения диапазона, регулирования, в него введены компараторы разных уровней, управляемый делитель и последовательно соединенные реверсивный счетчик, цифра-аналоговый преобразователь, сумматор, выход кото рого соединен с входами компараторов,разных уровней и входом управляемого делителя, выход которого соеди нен через управляемый генератор тактовых

5 импульсов с одними входами схем «И», выходами соединенных с входами распределителей записи и считывания непосредственно, а с другими входами схем «И» — через соответствующие линию задержки и триггер, входы

10 которых соединены соответственно с выходами компараторов и входами реверсивното счетчика, выходы которото подключены также к другим входам управляемого делителя, при этом другой вход сумматора соединен с источ15 ником управляющего сигнала.

437109

Составитель И. Шелипова

Техред В. Рыбакова

Корректор Н. Аук

Редактор А. Батыгин

Типография, пр. Сапунова, 2

Заказ 3504/16 Изд. Мз 82 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раугиская наб., д. 4/5