Устройство для выборки команд мультипроцессорной системы

Устройство для выборки команд мультипроцессорной системы

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е (ii) 438990

ИЗОЬРЕтЕНИЯ

Союз Советснйт1

Социалистически

Респубпин

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельства (22) Заявлено 02.01.73 (21) 1864951/18-24 с присоединением заявки № (32) Приоритет

Опубликовано 05.08.74. Бюллетень № 29

Дата опубликования описания 24.01.75 (51) М. Кл. G 06f 9/00

Гасудгрст генный комитет

Совета Министров СССР ео делам изобретений и сткрь тий (53) УДК 681.326(088.8) (72) Авторы изобретения

А. В. Иванов и И. 3. Коминаров (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫБОРКИ КОМАНД

МУЛЬТИПРОЦЕССОРНОЙ СИСТЕМЫ

Изобретение относится к области вычислительной техники и предназначено для использования в асинхронных вычислительных системах с несколькими процессорами.

Известны устройства, применяемые в вычислительных системах, в которых каждый процессор имеет доступ к собственным блокам памяти. При этом возможно использование поля команд одного блока памяти несколькими процессорами.

Недостаток известных устройств заключается в том, что в них поиск очередного процессора, подавшего заявку на обслуживание, осуществляется только после завершения процесса выборки команды из памяти, и время обслуживания каждого процессора представляет собой сумму времен выборки очередной команды и поиска заявки.

Целью изобретения является сокращение времени обслуживания заявок процессоров, что дает возможность повысить эффективное быстродействие вычислительной системы.

Сущность изобретения заключается в том, что в устройство введены триггер занятости памяти, регистр номера процессора, коммутатор управляющих сигналов и схема задержки, вход которой соединен со вторым выходом схемы сравнения, вторым входом блока памяти и первым входом второй схемы «И», второй вход которой подключен ко второму выходу дешифратора. Третий вход второй схемы «И» соединен с выходом триггера занятости памяти, первый вход которого соединен с выходом схемы задержки и с первым

5 входом коммутатора сброса, второй — с выходом первой схемы «ИЛИ», второй вход которой соединен со вторым выходом блока. памяти и с первым входом коммутатора управляющих сигналов, выход которого подключен

10 к выходу устройства. Выход регистра номера процессора, вход которого соединен с выходом второй схемы «И», подключен ко вторым входам коммутатора регистров команд, коммутатора сброса, коммутатора управляющих

15 сигналов и ко входу коммутатора счетчиков команд.

На чертеже представлена схема устройства для выборки команд.

Устройство содержит регистр заявок 1; схе20 му «ИЛИ» 2; схему «И» 3; генератор 4; счетчик 5; дешифратор 6; схему сравнения 7; триггер 8; схему «ИЛИ» 9; блок памяти 10; регистр номера процессора 11; схему «И» 12; триггер занятости памяти 13; схему задержки

25 14; коммутатор счетчиков команд 15; коммутатор регистров команд 16; коммутатор сброса 17; коммутатор управляющих сигналов 18; счетчики команд 19, 20; регистры команд 21, 22; шину сигнала обращения к памяти 23, 30 шину сигнала ответа памяти 24; вход начального сброса устройства 25; вход запросов устройства 26 и выход 27 устройства.

При наличии хотя бы одного запроса в регистре заявок 1 сигнал с его выхода через схему «ИЛИ» 2 поступает на вход первой схемы «И» 3, которая в открытом состоянии пропускает последовательность сигналов с генератора 4 в счетчик 5. С помощью дешифратора 6 и схемы сравнения 7 определяется очередной номер разряда регистра завок 1, содержащий единицу. Триггер 8 сигналом со схемы сравнения 7 устанавливается в нулевое положение, закрывая первую схему «И» 3 и тем самым фиксируя в счетчике 5 номер процессора, пославшего запрос в регистр заявок 1. Одновременно со схемы сравнения 7 снимается сигнал обращения, который по шине 23 поступает к блоку памяти 10.

В единичное состояние триггер 8 может быть возвращен через схему «ИЛИ» 9 либо импульсом начального сброса, подаваемым на вход 25 устройства, либо сигналом ответа, поступающим по шине 24 из блока памяти 10 и сигнализирующим об окончании выборки команды из него.

После завершения поиска очередной левой единицы сигнал с дешифратора 6 импульсом со схемы сравнения 7 открывает вторую схему «И» 12 и записывает единицу в соответствующий разряд регистра 11 и одновременно через схему задержки 14 устанавливает триггер занятости памяти 13 в состояние, соответствующее закрытию второй схемы «И» 12, Сигнал с регистра 11 устанавливает коммутаторы 15, 16 в состояния, соответствующие подключению нужного счетчика команд 19, 20 и регистра команд 21, 22 к блоку памяти 10.

Этот же сигнал управляет коммутатором 17, который устанавливает в исходное состояние разряд регистра заявок 1.

Коммутатор 17 управляется также сигналом, поступающим с выхода схемы сравнения

7 через промежуток времени, обеспечиваемый схемой задержки 14 после записи в регистр 11 номера обслуживаемого процессора.

Сигнал с регистра 11 и сигнал, поступающий по шине 24, управляют коммутатором 18. С выхода коммутатора 18 снимается сигнал управления, который подается с выхода 27 устройства в соответствующий процессор и обеспечивает выполнение выбранной команды.

Устройство позволяет производить выборку команд как последовательно по процессорам, не отдавая предпочтения ни одному из них (при этом производится только начальный сброс счетчика 5), так и приоритетное обслуживание процессоров со сбросом счетчика 5 после каждого цикла обслуживания в положение, соответствующее наиболее приоритетному процессору. При этом обеспечивается не5

60 зависимая параллельная выборка команд из блока памяти устройства.

Предмет изобретения

Устройство для выборки команд мультипроцессорной системы, содержащее счетчики команд, регистры команд, коммутаторы счетчиков команд, регистров команд, сброса, блок памяти, счетчик, дешифратор, схему сравнения, триггер, регистр заявок, схемы «И», «ИЛИ» и генератор, выход которого через первую схему «И» соединен с первым входом счетчика, второй вход которого подключен к первому входу устройства и к первому входу первой схемы «ИЛИ», выход счетчика соединен со входом дешифратора, первый выход которого подключен к первому входу схемы сравнения, первый выход которой соединен с первым входом триггера, второй вход которого подключен к выходу первой схемы

«ИЛИ», выход триггера соединен со вторым входом первой схемы «И», третий вход которой через вторую схему «ИЛИ» соединен с первым выходом регистра заявок, второй выход которого подключен ко второму входу схемы сравнения, первый и второй входы регистра заявок соединены соответственно с выходом коммутатора сброса и вторым входом устройства, выходы счетчиков команд через коммутатор счетчиков команд соединены с первым входом блока памяти, первый выход которого подключен к первому входу коммутатора регистров команд, каждый выход которого соединен со входом соответствующего регистра команд, отличающееся тем, что, с целью сокращения времени обслуяивания заявок процессоров, в него введены триггер занятости памяти, регистр номера процессора, коммутатор управляющих сигналов и схема задержки, вход которой соединен со вторым выходом схемы сравнения, вторым входом блока памяти и первым входом второй схемы «И», второй вход которой подключен ко второму выходу дешифратора, третий вход второй схемы «И» соединен с выходом триггера занятости памяти, первый вход которого соединен с выходом схемы задер>кки и с первым входом коммутатора сброса, второй — с выходом первой схемы «ИЛИ», второй вход которой соединен со вторым выходом блока памяти и с первым входом коммутатора управляющих сигналов, выход которого подключен к выходу устройства; выход регистра номера, процессора, вход которого соединен с выходом второй схемы «И», подключен ко вторым входам коммутатора регистров команд, коммутатора сброса, коммутатора управляющих сигналов и ко входу коммутатора счетчиков команд.

43899О

Составитель А. геренов

Техред Т. Курилко

Редактор Л. Утехина

Типография, пр. Сапунова, 2

Корректор В. Кочк-;реиа

Заказ 3662 11 Изд. М 146 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4!5