Логическое запоминающее устройство

Логическое запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Oil NCAHMK

ИЗОБРЕТЕМ ИЯ (и), 4434ТТ

Союз Советских

Социалистических

Реслублик

К АВХРРСКОИУ СВИДИТВЛЬСо ВУ (61) Зависимое от авт. свидетельства— (22) Заявлено 05. П. 7Т (21)Т7ТТ580/Т824 (51) M. Кл.

Я Пс Т5/ОО с присоединением заявки, Государстоенный комнтет

Сапата Мнннстроо СССР по делам нзаоретеннй н открытий (32) Приоритет—

ОпубликованаХЬ 09 7 Вюллетень № 34

Дата опубликования описаниями.,ИЛЙ, (ЬЗ) Ь дк 628.327.3 (088. 8) (72) Авторы изобретения В Т .КОЛОСОВ, В.Ф.МЕЕЕХИН «хт С,Д.ОМАРОВ

ЛЕНИНЕ Р СКИЙ OPEEHA ЛЕНИНА ПОЛИТЕХНИЧЕСКИЙ ИНСТИТУТ им. М.И. (71) Заявитель (54) ЛОГИЧЮКОЕ ЗАПОВПЯИаЩЧ УСТРОЙСТВО

Известно логическое запоминающее устройство, содержащее накопитель и логическую матрицу на магнитных сердечниках, прошитые двумя системами координатных шин записи и воспроизведения и системой диаго нальных шин, реверсивный деш..фратор адреса, выходы которого подключены к йакопителю, усилители воспроизведения, входы которых под ключены к накопйтелю, а выходы к регистру регенерации, выходы которого подключены через формирователи к соответствующим входам накопителя.

С целью повышения надежности и упрощения устройства координатные шины воспроизведения логической матрицы включены последовательно.с разрядными шинами накопителя и соединены со входами усилителей воспроизведения, а координатные шины записи подключены непосредственно к выходам формиро вателей регистра регенерации, ди-

2 агональные шины — к дополнительным выходам дешифратора адреса накопителя.

На фиг. I изображена струк5 турная схема предлагаемого устройства; на фиг.2 — схема разрядной цепй одного разряда.

Логическое запоминающее устройство (фиг.I) содержит накопитель Е и логическую матрицу 2 на магнитных сердечниках, координатные шины 3 воспроизведения которой включены последовательно с шинами

4 воспроизведения накопителя Е и

15 соединены со входами усилителей 5 воспроизведения. Выходы последних подсоединены ко входам регистра регенерации 6.

Адресные шины 7 накопителя I

gp подключены к выходам 8 реверсивного дешифратора 9 адреса, выходы

IQ которого соединены с диагональными шинами П логическрй матрицы

2 (диагональные шины П, располо25 женные ниже главной диагонали, 4434П

3. г предназначены Для сдвига I3zr - ников лигической матрицы 2, находядр агональные шины Г, расположен- шейся на пересечении возбужденных н,е выше главной диагонали, пред шин П и I8, записывается "едйница", „ значены для сдвига вправо). булав Все остальнйе сердечники матрицы 2

„ая диагональ матрицы 2 диагонал 5 остаются в нулевом состоянии. ной шины Не имеет. Реверсивны» д@ В третьем TBKTG осуществляетши,-, О тор 9 адреса и perHCTp 6 pere ся считывание сердечников логичес-, нердции соединены с устройством . (кой матрицы 2, для чего в шине II

„Рравления по связям I2 @ 3 соот, возбуждавшейся во втором такте, форно разрядная цепь накопи мируется импульс тока, величина теля tèã. (г 2 выполнена по извес которого равна -I g, при этом ной мостовой схеме. „ „ О; сердечник, намагниченный во втором ,два плеча моста, общей точкои такте в единицу, перемагничивается ю. точника питания, содеР Р Pa äö 15 На шинах, пронизывающих сердечые шы 4 накойителя Х и Выравни .Ник, наводится э-д.с., при чем ваюшие резисторы Р ва уюч ны э.д.с., наведенная на шине 3 логиплеча ОбШей 1ОЧ Ой I6 пОД "ст а 6 ческой матРиЦ 2, постУпает »а

z ыходу @оргирователя р и ра вход усилителя воспроизведения регенерацйи. Одно из э - " „" ц яо (г + к )-10 разряда и производит держит Диод Х7 а друг и ы запись "единицы" в (<+ )-» разряд

Ц1 pfv QB записи логичвско м г, регистра 6 регенерации, а э.д.с.

2. Между анодами диодов 7 в R наведенная на шине I8, включенной нальную цепь моста включен коорди- в разю дную цепь i -го разряда натнатная шина 3 воспроизведения 95,диг 2), не поступает на вход соотmTymqH 2, соединенная со входом ветствуЬШего усилителя 5 Воспроизусилителя 5 воспроизведения. ведения, так как в цепи действия предлагаемом устройстве во э. .с.,меются два встречно вклювремя передачи ин1ормации из нако- чедных диода уу пителя I (фиг. I) в логическую матрицу 2 и обратно производится . зо

В четвертом такте производится сдвиг двоичного слова Х на РазРЯ считывание ормирователеи 6 регистдов влево или впРаво при Условии ра регенерации (,:.иг.I) и ормировачто k< м, где м — количество Раз нив тока записи в шине 7 накопителя рядов в слове Х. I, как и при обычном МОЗУ. ИмпульСдвиг информации выполня я 55 сй токов на выходах регистра 6 реза четыре такта. генерации и на выходе 8 двший1натора

В пер ом такте импульсом To a g имеют величину +О,бу . COB- Io с выхоДа 8 по лре нои + падением токов считйвается слово, не 7, выбранной дешиФРатором 8 которое содержит единицу в (+к )считйвавтся ячейка накопителя 1. 4о ом разряде, записывается в ячеиЕсли в считанном слове Х единица ку накопителя I содержится только в i-ом разрядег

Сдвиг вправо выполняется анято э.Д.с" нав Дима," на Р»РЯДн „логично, полька при этом возб ашине 4, пост пает на вход усилителя ется Д-я шина ", расположенная на

Ь воспроизввдения =го разряда, . 45 с выхода которого осуществляется Фиг.I, выше главной диагонали лозапись единицы в -ый разр д ре- гической матрицы 2. гистра 6 регенерации. При использовании 108У систеdo втррогл такте для сдвига мы 2,5 Л с выделенными шинами восслова на разр дов влево дешифра-, 5о произведения координатные шины 3 тором 9 с выхода Ы возбчждается воспроизведения лЬгической матрицы я-я диагональная шина П", располо- 2 включаются последовательно с шиженная на фиг.I ниже главной диа- нами 4 воспроизведения накопителя гонали матрицы 2, и считываются 1, координатные шины Е8 логической формирователи регйстра 6 регенера- 55 матрицй 2 подключаются ко входам ции. Импульсы тока в разрядных ши- формирователей разрядных токов за ах I8 и 4 i -ro разояда и к-ой писи до разветвления по адреснодиагональной шине П имеют величи- -разрядным шинам, диагональные шину +О, Х, Импульсы тока в других ны 11 подсоединяются к дополнительразрядных шинах для рассматриваемо- ным выходам I0 дешифратора адреса го примера отсутствуют, так как во Э. В режиме сдвига в такт считывавсех разрядах слова Х, кроме с -го, ния jt-й и 3-й такты/ в дашифратонаходятся "нули". В результате сов- ре должны действовать полутоки падения полутоков в один из сердеч- (-454) в отличии от полного то а

4434II

-20 j в режиме считывания ячеики ВВОЗУ системы 2Д.

llPFjJJ<.ÅT ИЗОБРЕТЕНИЯ

Логическое запоминающее устройство, содержащее накопитель и логическую матрицу на магнитных сердечни ;ах, прошитые двумя системами коордийатных шин записи и вос- о про;;зведения и системой диагональных шин, реверсивный дешифратор адреса, выходы которого подключены к накопителю, усилители вос- д произведения, входы которых подключены к накопителю, а выходы—

6 — к регистру регенерации, выходы которого:.одключены через формирователи к соответствуюцим входам накопителя, отличающееся тем, что, с целью упрощения устройства и повышения его надежности, координатные шины воспроизведейия логической матрицы включены последо. вательно с разрядными шинами накопителя и соединены со входами усилителей воспроизведения, а координатные шинй записи полключены непосредственно к выходам форми- . рователей регистра регенерации, диагональные шины — к дополнительным выходам двшифратора адреса на.— копителя.

Т Моо о С- - - С.Qwpos

Р\

Редактор Техреду )1ОГУЙ06- 4

Закаэ изд. м 55 тираж 591 Подписное

Г1реднрнятие «Патент», Москва, Г-59, Бережковская наб., 24

1 1-П111Г1И Государственного комитета Совета Министров СССР па делам изобретений и открытий

Москва, 113035, Раушская наб., 4/Ь