Селектор минимальной длительности

Селектор минимальной длительности

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ii) 4443I7

Союз Советских

Социалистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 28.07.72 (21) 1814667/26-9 с присоединением заявки №

ГосУдаРственный комитет (32) Приоритет

Совета Министров СССР о делам изобретений Опубликовано 25.09.74. Бюллетень № 35 (51) М. Кл. Н 031с 5 18 (53) УДК 621.374.33 (088.8) и открытий

Дата опубликования описания 03.04.75 (72) Авторы изобретения

А. Д. Хоменко, В. И. Осипенко, В. П. Чекалкин и

Г. П. Липовецкий (71) Заявитель (54) СЕЛЕКТОР МИНИМАЛЬНОЙ ДЛИТЕЛЬНОСТИ

Предлагаемое изобретение касается радиотехники и может быть использовано в устройствах обработки информации.

Известные селекторы, соде)ржащие линию задержки и схему совпадения, характеризуются невозможностью получения на выходе селектора импульсов, у которых длительность равна длительности входных импульсов.

Цель изобретения — восстановление длительности выходного сигнала до длительности входного сигнала.

Для этого выход указанной схемы совпадения соединен через первый инве)ртор с первыми входами второй и третьей схем совпадений, а выход линии задержки соединен через второй инверто р со вторым входом третьей схемы совпадения, причем выходы второй и третьей схем совпадения подключены ко входам схемы ИЛИ, выход. которой соединен со вторым входом второй схемы совпадения н со входом третьего инверто ра.

Сущность изобретения заключается в том, что в схему селектора, состоящую из линии задержки 1 и схемы «И» 2 дополнительно введены три инвертора 3, 4 и 5, две схемы 6 и 7 и схема «ИЛИ» 8, п ричем выход схемы «И»

2 соединен через инвертор 3 с .первыми входами схем «И» 6 и 7. Выходы схем 6 и 7 сосдинены со входами схемы «ИЛИ» 8, а выход схемы «ИЛИ» 8 соединен со вторым входом схемы 6 и через инвертор 5 с выходом селектора. Второй вход схемы 7 соединен через инвертор 4 с выходом линии задержки 1 и со вторым входом схемы 2.

На фиг. 1 приведена схема селектора, на фиг. 2 — временная диапрамма, поясняющая работу селектора в различных точках.

В начальном состоянии при отсутствии сиг10 нала на входе «а» селектора на выходах инверторов 3 и.4 будут единичные уровни, которые поступают на входы схемы 7, а с выхода схемы 7 через схему «ИЛИ» 8 единичный у ровень поступает на второй вход схемы

15 6. На выходе селектора в этом случае вырабатывается нулевой уровень (отсутствие сигнала).

При поступлении на вход селектора им20 пульса, длительность которого превышает время задержки линии задержки, на выходе схемы 2 вырабатывается импульс единичного уровня, который инве)ртируется пнвертором 3 и посту. пает на первые входы схем 6 и 7. На

25 второй вход схемы 7 с выхода инвертора 4 поступает задержанный на время задержки линии задержки 1 входной импульс нулевого у1ровня. В этом случае на выходах схем 6 и

7 будут вырабатываться импульсы нулевого

30 уровня, которые через схему «ИЛИ» посту444317 пают на вход инвертора 5 и на второй вход схемы 6. На выходе селектора в этом случае будет вырабатываться импульс единичного уровня.

Как только импульс единичного уровня закончится,на выходе схемы 2, на первые входы схем 6 и 7 поступит с инвертора 3 потенциал единичного у ровня, но так как на второй вход схемы 7 поступает задержанный входной импульс нулевого уровня, а на второй вход схемы 6 выходной импульс нулевого уровня, то на выходе селектора будет поддерживаться импульс единичного уровня до тех по р, пока на второй вход схемы 7 поступает задержанный входной импульс нулевого уровня.

По окончании на втором входе схемы 7 импульс нулевого уровня на выходе схемы 7 выработает импульс единичного уровня, который че1рез схему 7 поступает на второй вход схемы 6 и на вход инвертора 5. На входе селектора установится потенциал нулевого у ровня.

Предмет из обретения

Б Селектор минимальной длительности, содержащий схему совпадения, на первый вход которой входной сигнал подан .непосредственно, а на второй через линию задержки, отличающийся тем, что, с целью вос10 становления длительности выходного сигнала по длительности входного сигнала, выход указанной схемы совпадения соединен через первый инвертор с первыми входами второй и цретьей схем совпадений, а выход линии

15 задержки соединен через второй инверто р со вторым входом третьей схемы совпадения, причем выходы второй и третьей схем совпадения .подключены ко входам схемы

«ИЛИ», выход которой соединен со вторым

20 входом схемы совпадения и со входом третьего инвертора.

444317

Вхо

<ис /

Фиг 2

Составитель М. Панкратов

Техред Т. Миронова

Корректор M. Шипкоьа

Редактор А. Морозова

Типография, пр. Сапунова, 2

Заказ 739/14 Изд, № 400 Тираж 811 Подписное

Ц11ИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, )К-35, Раушская наб., д. 4/5