Аналого-цифровой преобразователь

Аналого-цифровой преобразователь

Иллюстрации

Показать все

Реферат

 

! (11 ), 447825

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистинеских

Респубпик

К АВТОРСКОМУ СВИДЮТБДЬСТОУ (61) Зависимое от авт. свидетельства— (22) Заявлено 25. 11.71 (21)1717628/

/26-9 с присоединением ааявки(51) М Кл.

Н ОЗк 13/02 (32) Приоритет—

Опубликованод» О,7аБюллетень Ю 89 тесударстеенный ненетет

Сааета еенннстреа СССР ео делан изабретеннй к аткрытнй (53) УЙК

681 ° 325(088.8) (45)!Дата опубликования описания

09. 11.74

А.И.Воителев, ц.А.Водар, И.АЛигунсв и

Л Л. Лукьянов (72) Авторы изобретения (71) Заявитель (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРА3ОВА Щ

Изобретение относится к области техники, занимающейся вопрсг сами разрабсски быстродействующих аналого=цифровых преобразователей с повышеннор достоверностью результатов преобразования.

Известны аналого=цифровые преобразователи считывания, содержащие и =разрядный триггерный регистр, выход которого соединен с двшидратором, а вход - с блоком поразрядной записи, блок из (2 -1) сравнивающих устройств, который соединен с блоком эталонных ч овней и с. первыми входами (2"-3, схем "И", и блок управления. днако в таких преобразователях могут возникнуть ошибки, значительно превышающие величину одного кванта из=за неоднозначности считывания.

В аналого=цйфровых преобразователях считывания количество используемых сравнивающих устройств превышает число разрядов результирующего кода, что увеличивает вероятность сбоя или выхода из строя

t какогв=либо сравнивающего устройства. В этом случае в схемах преобразования унитарного кода в двоичный погрешность преобразования может достигать значительных вели-чин. Например, в схеме с выделени-= ем наиболее старшего из сработавших сравнивающих устройств при их последовательном опросе ошибка

10 может достигать 1ООЯ преобразуемой величины. Кроме того, в схеме поразрядного считывания может быть значительная погрешность преобразования, возникающая из=за сбоя

15 или отказа сравнивающего устройства.

Предложенный аналого=цифровой преобразователь отличается тем, что для повышения надежности ой

20 содержит мажоритарными элемент, ко входу которого подключены схемы

"ИЛИ, а выход мажоритарного элемента подключен ко входу блока поРазрядной записи, и (2п-1) схем ИЛА», при этом каждый выход двшифратора соединен со входами трех и з этих схем "ИЛИ", у которых выходы соединены ео вторыми входами схем ".И", а выходы этих схем И" соединвнй со входами "ИЛИ" мажоритарного элемента.

На чертеже изображена схема предлагаемого преобразователя.

В результате совместного действия преобразуемого аналогового сигнала 1 и эталонных сигналов сравнения, формируемых блоком эталонных уровней 2, на выходах сравнивающих устройств 3 образуется параллельный унитарный код. Выход- 5 ныв сигналы сравнивающих устройств подаются на первые входы (2 "-1) схем "И" 5 блока считыван я Ф. На вторые входы этих схем подаются выходные сигналы устройства б выбора в блоке Ф группы из трех соседних схем "И". Это устроРство состоит из дешифратора 7, осуществляющего преобразование й. =разрядного двоичного кода с выходов егистра 8 в позиционный код и

2 -1) трехвходовых схем "ИЛ& 9. . ричвм если на один из входов схемы 5 подсоединен выход сравнивающего устройства, имеющего тот же номе р, чт о и схема 5, т о на другой вход этой схемы йодсовдинвн выход схемы 9 устройства 6, на вход которой поданы выходы дешифратора 7, имеющие одноименный со схемой 5 номер, а также на единицу З5 меньший и больш4й номера. Таким образом, каждый из выходов дешифратора выбирает группу из трех соседних схем "И" в блоке 4.

Выходы этих схем индивидуально 4О подсоединены ко входам трех схем

"ИЛИ" 10. Причем к каждой из них подсоединены выходы схем "И", имеющие соотве ственно номера 3К, 3К+ 4

1 и 3Е+2 (К "- целое число). Общее 4 число входов всех этих схем "ИЛИ" не превышает (2"-1). Выходы схем

10 индивидуально подсоединены на три входа мажоритарного элем нта

11, осуществляющего выработку выходного сигнала по числу наибольших совпадений сигналов на выходах, т.е. так называемый выбор

-"два из трех". Сигнал с выхода элемента 11 подан на общий вход схем "И" 12 блока 13 поразрядной записи в ре гистр 8.

Блок управления 14, начиная работу по внешнему сигйалу 15, поступающему на его вход от устройства более высокого ранга, вырабатывает сигнал установки всех триггеров регистра 8 в нулевое состоя5 ф дую Этот сигнал поступает на общий вход схем "ИЛИ" 1б блока 15, другой вход которых индивидуальйо подсоединен на нулевой вход триг геров рвгистра 8. Затем блок управления выоабатывает послеловательность тактовых сигналов общее число которых равно л +1. Cmrнал первого такта устанавливает триггер 17 старшего разряда регистра 8 в единичное состояние. В результате этого после дешифрации кода регистра 8 в блоке 4 будут выбраны схемы "И", на вход которых поступают сигйалы от сравнивающих устройств, эквивалентных кодам р 2 1+1 2 1

Сигнал на выходе мажоритарного элемента 11 указывает на наличие либо отсутствие необходимости установки триггера старшего разряда регистра 8 в нулевое состояние во втором такте. Происходит так называемое взвешивание. В этом же такте триггер 18 следующего за старшим разряда безусловно устанавливается в единичное состояние. В зависимости от старшего разряда после дешифрации кода регистра выбирается новая троИка сравнивающих устройств, эквивалентная либо кодам 2 -2 <-2

2 „2 +1 и 2 -1, либо кодам 2 " 1+2

2л-2 + 1 и 2л-1 Ф 2"-2 1 Э процесс будет повторяться до тех пор, пока не будет закончено взвешивание самого младшего разряда (триггер 19) регистра 8.

- ри таком способе преобразования унитарного кода в двоичный в силу того, что в каждом такте осуществляется выбор трех соседних сравнивающих устройств с последующим выделением "двух из трех, выход из строя какого=либо одного из них не приводит к появлению дополнительноИ погрешности, превышающей величину одного кванта.

Двйствит ельно если вел ичина входного сигнала 1 такова, что выбранные сравнивающие устройства должны иметь единичное состояние, т.е. код I I I, то выход из строя любого из них йе повлияет на выходной сигнал мажоритарного элемента и, следовательно, на код, формируемый в регистре 8. Если же сравнивающие устройства должны иметь код ОП, то легко увидеть, что выход из строя сравнивающего

5 447825 устройства, которое должно быть в единичном состоянии, приведет к ошибке, не,ревышающей одного кванта, независимо от того, в каком такте считывания это сравнивающее устройство подключается к мажоритарному элементу.

Выход из строя сравнивающего устройства, которое должно быть в нулевом состоянии, как и в первом io случае приводит к ошибке в результате преобразования не превышающей одного кванта. Легко показать то жв самое и для других кодов, которые должны формироваться на 16 выходах сравнивающих устройств:

ООО и OOI.

Если же предложенные меры отсуывуют, неисправность сравнивающего устройства может привести к 20 ошибке в любом разряде, определяемом этим устройством. Йапример, при минимальном или максимальном входном сигнале и выходе из строя сравнивающего устройства, соответ- 25 ствующего коду 2 "-1 (старший разряд регистра), погрешность результата преобрааования может составлять gÌô. Это объясняется тем, что ложно записанная информация в з0 старший разряд, например ). вместо

О или О вместо 1, не может быть скорректирована, если нв принимать специальных мвр.

Таким образом, в предложенном д5 преобразователе с рассмагренными взаимосвязями вновь введенных узлов исключается влияние на результат преобразования неправильной работы любого сравнивающего устройства. При этом нв зависимо от места расположения этого сравнива- ющего устройства дополнительная погрешность преобразования нв может превышать величину одного кванта.

ПРЕДМЕТ ИЗОБРЕТЕНИЯ

Аналого=цифровой преобразователь, содержащии и =разрядный триггерный регистр, выход которого соединен с дешифратором, а входс блоком поразрядной зайиси, блок из (2 -1) сравнивающих устройств, который соединен с блоком эталонных уровней и с первыми входами (2 -l) схем "И", и блок управления, отличающийся твм, что, с целью повышения надежности, он содержит мажоритарный элемент, ко входу которого подключены схемы

"ИЛИ1, а выход мажоритарного элемента подключен ко входу блока поразрядной записи, и (2"=1) схем ИЛр", при этом каждый выход дешифратора соединен со входами трех из этих схем "ИЛИ" у которых Выходы соединены со вторыми входами схем

"И", а выходы этих схем "И" соединвнй со входами "ИЛИ" мажоритарного элемента.

Составит до g )3pppp дакто 1 1рцд 1ъд 1ехредН (1в циНО 1(орректор

Тираж ЯИ

3а;аз Изд. 1й

Подписное

11рсдпрпятис «Патент», Москва, Г-59, Бережковская наб., 24

11НИИ11И Государственного коыитета Совета Министров СССР по делам изобретений и открытий

Москва, 113035, Раушская наб., 4