Декодирующее устройство

Декодирующее устройство

Иллюстрации

Показать все

Реферат

 

ВСКСОЮэндв

11АТЫ .0 . „.. ИЯ д КСА ц рцрЬт Е Н И Я библиотека А

НИ (ji) 450159

Саве Советских

Социалистических

Республик

К АВТОРСИОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельства (22) Заявлено 03.04.72 (21) 1768355/18-24 с присоединением заявки М (32) Приоритет

Опубликовано 15.11.74. Бюллетень Мв 42

Дата опубликования описания 27.05.75 (51) М. Кл. G 06f 5/02

Н 03 13/34

Государственный комитет

Сввета Министров СССР (53) УДК 681.325.53 (088.8) пв делам изовретений и открытий (72) Авторы изобретения

Г. Л. Рубинштейн и В, М. Чесовник (71) Заявитель (54) ДЕКОДИРУ1ОЩЕЕ УСТРОЙСТВО

Изобретение относится к области автоматики, вычислительной техники и систем передачи данных и предназначено для использования в качестве цифрового фильтра для селекции кодовых комбинаций с р) 1 допустимыми ошибками без предварительной цикловой синхронизации.

Известно устройство селекции п-разрядных кодовых комбинаций с р допустимыми ошибками без предварительной цикловой синхронизации, содержащее (р+1) регистр сдвига.

Первый из них содержит (n — 1) разряд, а каждый последующий — на один разряд меньше предыдущего. Выход каждого разряда каждого регистра сдвига, кроме (р — 1) -го регистра, соединен со входом соответствующе1о селектора ошибки, входы всех регистров сдвига соединены с шиной подачи прямого кода, входы всех селекторов ошибки соединены с шиной подачи обратного кода, с которой соединен вход первой схемы совпадения; выходы р-го регистра сдвига, селектора ошибки его последнего разряда и (р-1- 1)-ro регистра сдвига соединены со входами первой схемы сборки, выход которой соединен со входом второй схемы совпадения, второй вход которой соединен с шиной подачи прямого кода, выходы обеих схем совпадения соединены со входами второй схемы сборки.

Предложенное устройство отличается тем, что первые (р — 1) регистров сдвига содержат по (и — р) разрядов, выход каждого из этих регистров соединен со входом последнего разряда последующего регистра сдвига, а выход р-го регистра сдвига соединен со входом первой схемы совпадения.

Это позволяет упростить устройство при р) 1 за счет уменьшения числа используемых регистров сдвига и селекторов ошибки; в целом, объем аппаратуры сокращается на

P а=2: (р — 1) =р(р — 1) ячеек памяти. (=1

Схема устройства изображена на чертеже.

Устройство содержит регистры сдвига 1 — 6 (причем номерами 4, 5, б обозначены соответственно (р — 1)-й, р-й и (р+1)-й регистры сдвига), группы 7 — 11 селекторов ошибок, шины 12 и 13 подачи прямого и обратного кода

20 соответственно. Регистры сдвига и селекторы ошибок выполнены на ячейках памяти 14 с цепями приема и выдачи информации.

Устройство содержит схемы совпадения 15 и 16, схемы сборки 17 и 18; 19 — выход сиг25 нала декодирования и-разрядной кодовой комбинации.

Нумерация разрядов в регистрах сдвига принята следующая: считается, что первый регистр сдвига начинается с первого разряда, ЗО второй регистр — со второго разряда и т, д.;

450159

j-регистр — с 1 -го разряда. Тогда последний разряд первого регистра имеет номер и — р, второго и — р 1- 1, третьего — n — p+ 2, (р — 1) -го — и — 2, р-го — и — 1, Устройство работает по обычной схеме селекции кодовой комбинации, т. е. i-й разряд каждого регистра сдвига настраивается на декодирование i-го разряда кода, а разрешение на декодирование следующего (i+ 1) -ro разряда кода дается i-м разрядом регистра только после выделения -го разряда кода.

При принятой нумерации разрядов регистра

i-й разряд кода всегда декодируется -м разрядом одного из регистров.

Первый разряд кода при отсутствии ошибки декодируется первым разрядом регистра 1.

Если ошибок нет, то в регистре 1 декодируются и последующие разряды кода. В случае когда в первом разряде кода ошибка, то он будет декодирован первым селектором ошибок из группы 7 и даст разрешение на декодирование второго разряда кода второму разряду регистра 2 и его селектору ошибок из группы 8.

Аналогично, если первая ошибка произойдет в разрядах кода от второго до (n — р)-ro, то этот разряд будет зарегистрирован соответствующим селектором из группы 7 и даст разрешение на декодирование следующего разряда кода соответствующему разряду регистра 2 и его селекторному блоку из группы 8.

В зависимости от того, есть ошибка в -м разряде кода или нет, он будет декодирован

i-м разрядом регистра 2 или его селектором ошибок, которые, в свою очередь, дадут разрешение на декодирование (i+1)-го разряда кода (i+1)-м разрядом регистров 2 или 3 и их селекторов ошибок.

Если, например, подряд следуют ошибки в р первых разрядах кода, то сработают первые селекторы ошибок наборов групп 7 — 11, и функции декодирования остальных n — р разрядов кода, ошибки в которых уже недопустимы, будут переданы в регистр 6, т. е. (р+1)-му регистру сдвига.

Путь декодирования кода без ошибок пройдет через и — р разрядов регистра 1 и через последние разряды регистров 2, 3,, 4 и схему совпадения 15.

Любое промежуточное число одиночных или групповых ошибок при общем их количестве, не превосходящем р, «найдет» свой канал че10 рез регистры устройства.

Последний а-й разряд кода декодируется на схемах совпадения 15 или 16, и через схему сборки 18 сигнал декодирования и-разрядной кодовой комбинации поступает на выход 19.

Предмет изобретения

Декодирующее устройство и-разрядной кодовой комбинации с р допустимыми ошибка20 ми, содержащее (р+1) регистр сдвига, выход каждого разряда каждого регистра сдвига, кроме (р+1)-го регистра, соединен со входом соответствующего селектора ошибки, входы всех регистров сдвига соединены с шиной по25 дачи прямого кода, входы всех селекторов ошибки соединены с шиной подачи обратного кода, с которой соединен вход первой схемы совпадения, выходы р-го регистра сдвига, селектора ошибки его последнего разряда и

30 (р+1)-ro регистра сдвига соединены со входами первой схемы сборки, выход которой соединен со входом второй схемы совпадения, второй вход последней соединен с шиной подачи прямого кода, выходы обеих схем совпа35 дения соединены со входами второй схемы сборки, отличающееся тем, что, с целью упрощения устройства при р) 1, первые (р — 1) регистров сдвига содержат по (а — р) разрядов, выход каждого из этих регистров

40 соединен со входом последнего разряда последующего регистра сдвига, а выход р-го регистра сдвига соединен со входом первой схемы совпадения.

450159

n-p

° е е

° °

В

° °

° е

Составитель В. Игнатущенко

Редактор Б. Нанкнна Техред Н. Куклина

Корректор Л. Орлова

Заказ l202i4 Изд. № 1132 Тираж 624 Подписно

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, )К-35, Раугпская наб., д. 4! 5

Типография, пр Сапунова, 2