Последовательное двоично-десятичное суммирующее устройство

Последовательное двоично-десятичное суммирующее устройство

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) "àâèñèìîå î" явт. свидетельства— (22) 3 а я и;! сllo 17.01.72 (21 ) 1 7421 38/1 8-24 с нрисосд3шением заявки №вЂ” (32) Приоритет—

Опубликовано 15,01.75. Бюллетень ¹ 2 (51) М. Кг!. 6 06f 7/385

G 06f 5/02

Гасударственный комитет

Соната Министров СССР по делам иэооретоний и открытий (53) УД К 681.325,5(088.8) Дата опубликования описания 25.03.75 (72) Авторы

I !300 pcòñè ия

Ь. Я. Фельдман, А. А. Минаев, Ь. И. Панферов и H. В. Сосина (71) За я витсл ь

И нс1 (54) ПОСЛЕДОВАТЕЛЬНОЕ ДВОИЧ Io-ДЕСЯТИЧНОЕ

СУММИРУ)ОЩЕЕ УСТРОЙСТВО

Прсдляге3ск3ос устройство относится к области вычислительной 3ех33ики ll может быть использовано в арифметических устройствах электронных выч!!слитсльных машин, Известны последовательные двончно-десятичные суммирующие устройства, содср>кащие полусуммятор-вычитатсль, лшши зядср кки, схемы «И», «И,Г1И», схемы задержки на десятичный разряд, схему коррскцин результата, накопитель, Однако и 3I3ecfl« IC устройства достаточно сложны.

В предлагаемом устройстве выход накопителя соедиисII со I3xo.loiI схемы анализа на нуль первого слагаемого, второй вход которой связан со входом устройства, а выход— с первым входом схемы «И», второй вход которой подключен к генератору одиночного импульса, третий вход — к дополнительному выходу схемы коррекции результата, а выход— ко второму входу схемы «ИЛИ», причем выход второй схемы задержки на десятичный разряд соединен со вторым входом полусумматора-вычитатсля.

Это позволяет упростить устройство.

На фиг, 1 приведена функциональная схема предлагаемого устройства, где 1 — накопитель; 2 — вторая схема задержки на десятичный разряд; 3 — первая схема задержки па десятичный разряд; 4 — схема анализа на нуль первого слагаемого; 5 — — схема коррекции результата; 6 — схема «ИЛИ»; 7 — полусуммятор-вычитатсль; 8 — схема «И»; 9 — генераторр одино шого импульса; 10 — линия задерж-! ки; 1! — в .o I, сcfpollcTI32.

Выход накопителя 1 подсоединен ко второй с:смс 2 3 1дppжк3! !lя десят!!чный ра;31353д 1! .о входу cxc II 4 анализа на нуль первого слагаемого, выход которой подключен к первому

1О входу схемы «И» 8.

BI Ixo1 второй схе:33! задержки I I 3,теc5ITII lный разряд подсоединен ко второму входу

11о.1, с ммяторя-IÇI I llfIITc.1II 7, первый которого через линию задержки 10 подключен

15 к схеме «ИЛИ» б, выход послед к и соединен с первым входом полусумматора-вы штателя.

Второй выход полусумматора-вычитатсля соединен с первой схемой 3 задержки на Zcc»тичный разряд, выходы которой подсоединены

20 ко входу накопителя 1 и входам схемы 5 коррекции результата, а выход cxellll кoppclaIIIII результята подключен ко входам первой схемы задержки и ко второму входу схемы «И» 8.

Выход генератора 9 одиночного импульса свя25 зан с третьим входом схемы «И» 8, Схема анализа на нуль первого слагаемого проверяет на нуль первое слагаемое, поступающее с выхода накопителя. Если оно равно

3О нул3о, то сш.нал с выхода схемы анализа зя457084!

О!

5 прещает подачу единичного кода па второй вход полусумматора-вычптатсля.

Схема коррекции результата Об)!!ару)к!!в!!ст случай, когда сумма равна 10, осуществляет коррекцию суммы путем стирания второго и четвертого разрядов, я также 1зыряоятывя T сигнал, запрещающий подачу ня вход схемы

«И» 8 ед!!Ип iilolo кода в мом IIT llj)IIYoä;I ня вход полусумматоря-и>!ч!!Тятсл первого слагаемого.

Генератор од!шочного импульса слу)кнт длл образования кода единицы. В данном устройстве сумма получается путем последовательного прибавления стольких единиц к одному из слагаемых, сколько IIY содержится в другом слагаемом.

Рассмотрим работу суммирующего устройства на примере 29 + 13 = 42 (см. фиг. 2).

Информация в накопителе расположена так, что первые разряды двух слагаемых расположены одно за другим, затем следуют один за другим вторые разряды слагаемых. С выхода накопителя младший разряд второго слагаемого поступает на вход второй схемы задержки на десятичный разряд и на вход схемы анализа на нуль первого слагаемого, Так как с выхода схемы анализа на нуль в приведенном примере не появляется сигнала запрета, то на первый вход иолусумматора-вычитателя поступает код еди! Iнц!>1 13 3!Омснт подачи ня второй вход полусуммяторя-вычитятеля разряда первого слагясмо о н илчитястся нз !1сl o. В следующий момсllT !!р!!ходя первого разряда второго слагаемого ия вход сумматора к нему прибавляется единица. 11олучснняя сумма поступает па вход первой схемы задержки на десятичный разряд:1 проверяется. В данном случае сумма равна 10 (см. фиг, 2), поэтому она корректируется, т. с. в накопитель записывается пуль младшего разряда суммы.

По правилам сложения в двои шо-десятичном коде в счсдующий разряд суммы дол>ксн быть прибавлен перенос.

В данном устройстве это рявпос лшю запрету вычитянил единицы 113 второго разряда первоГО сл!IГясмОГО. Это Осуи(сс113ллегс!! Иут!>м

30 зз !

О

45 подачи сигнала запрета со cx«»II» коррекции результата ня вход схемы «И».

В момент прихода второго разряда второго слагаемого к нему прибавляется един!!ця, Во втором шаге на выходе накопителя опять появляется первый разряд первого слагаемого, I I!.i ));II)II Ы О. Из 1IСГО вьlчИТЯСТСл C> ill!.IIII!3> а к !!срвому разряду следу!ощсго слагаемого добавляется единица, Второй разряд первого слагасз!Ог!> тоже не нуль, следовательно, из него вычитается единица в тот же разряд второго слагаемого.

Итак, шаг за шагом, пока все разряды первого слагаемого не будут равны «О».

Предмет изобретения

Последовательное двоично-десятичное суммирующее устройство, содержащее полусумматор-вычитатель, первый выход которого соединен через линию задержки с первым входом схемы «ИЛИ», выход которой подключен к первому входу полусумматора-вычитателя, второй выход которого соединен с первым входом первой схемы задержки на десятичный разряд, первый и второй выходы которой связаны соответственно с первым и вторым входами схемы коррекции результата, выход ко. торой соединен со вторым и третьим входами первой схемы задержки на десятичный разряд, третий выход которой соединен со I3YOдо)! Ияк!)Иптсл51, схсмх «È>> и 13TopY Io схсмх> за!1Ср>кк!! II;I дсслTич!!ый разряд, отлн т!и1е! c .I тем, ITo, с цел!но упрощения устройства, выход няконнтслл соединен со входом схемы задержки на десятичный разряд и с первым входом схемы анализа на нуль первого слагаемого, второй вход которой связан со входом устройства, а выход — с первым вхо.(о >! C )II All>I «И» 13TO()OII I3YOJ, ИОТОрОИ чсн к генератору одиночного импульса, третий вход -- к дополнительному выходу схемы коррскцllll результата, я выход — ко второму входу схемы «ИЛИ», причем выход второй схемы задержки ня десятичный разряд соединен со втОрым входом полуcY ììÿòo1)я-Вь!Читателя, 457084 Риг 7

777 eri а+ в =Чг

7ш 7 +7 7

+7 — 7 +7 -7

2ш

+7 -7 +7 7

5и.

Резут. ппт

Фгл 2

Составитель Н. Милославская

Редактор Б. Нанкина Техред Г. Дворина Корректор В. Брыксина

Зак аз 857 Изд. K 1013 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

Череповепкая городская типография