Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

460577

ОП ИСАНИ Е

ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советсюи

Социалистических

Республеек (61) Зависимое от а вт. свидетельства— (22) Заявлено 22.02.73 (21) 1885414/18-24 (51) М.Кл. С 11с 7/00 с присоединением заявки №вЂ”

Гасударственный комитет

Совета Министров СССР оо делаы изобретений и открытий (23) Приоритет—

Опубликовано 15.02.75. Бюллетень № 6

Дата опубликования описания 14.10.75 (53) УДК 681.327.066 (088.8) (72) Автор изобретения

А. А. Свиязов (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение от носится к вычислительной технике и может найти применение при по. строении запоминающих устройств.

Известны запоминающие устройства, содержащие накопители с линейной выборкой и нформации с разрядными обмотками, боклю ченными по симметричной ба 12rltcEIQII схеме, и д иодные адресные коммутаторы с дешифратор а ми.

В таких устройствах плохо компенсируется помеха, обусловленная паразит ными емкостями запертых диодов диодного адресного коммутатора и емкостями между адресными и разрядными обмотками.

Цель изобротения — повышение помехоустойчивости устройства.

Это достигается тем, что одни из адресных обмоток .накопителя и соответствующие нм диоды коммутатора, под ключен1ные к одному из ключей дешифрато ра, связаны индуктивн» с одними из плеч разрядных обмоток, а другие адресные обмотки и,диоды, подключенные к этому же ключу дешифратора, индуктивпо связаны с другими плечами разрядных обмоток.

На чертеже приведена схема одного разряда запомина|ощего устройства.

Последовательно адресным обмоткам 1 включены диоды 2 адресного ко ммутатора.

Диоды 2 объединяются по группам адреснымп шинами 3, подключенными к подготовительным ключам 4. Подготовительные ключи условно разбиваются через один на честные и нечетные. Все адресные обмотки 1, подклю5 ченные через, диоды 2 и адресные ши1ны 3 к четным ключам 4 считываются четными, а все обмотки, подключенные к нечепным ключам

4, — нечетными. При этом каждая группа диодов 2 состоит из двух половин, одна половина

1о группы диодов подкл счена,к адресным обмотка м, связанным с,разрядной обмоткой 5, включенной в одно плечо,балансной схемы, а другая половина группы диодов подключена к адресным обмогкам, связанным с разрядной

15 обмоткой 6, включенной в другое плечо балансной,схемы.

Выходные контакты адресных обмоток 1 объединяются .по группам адресными шинами 7, под ключе нными к разрешающим клю2о чам 8. При этом каждая группа выходных контактов, состоит из двух половин, одна половина группы объединяет четыре адресные обмотки, связанные с разрядной обмоткой, включенной в одно плечо балансной схемы, а

25 другая половина группы объединяет нечетные адресные обмотки, связанные с разрядной обмоткой, включенной в другое плечо балансной схемы.

Блоки 9 усиливают информационные сиг30 налы при считыва н и и информации. Ток по

460577

П.редмет изобрете.ния

Составитель В. Макаров

Tevpeд T. Миронова

Редактор Б, Нанкина

Корректор Н. Аук

Заказ ¹ 37gg Изд. № 1163 Тираж 648 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

МОТ, Загорский цех

3 всем адресам задается единыгм для всего за. поминающего устройства форми рователе м 10 импульсов тока, Разрядные токи задаются источником постоянного тока 11, в цепь которого включены инду ктивности 12, препятствующие IIpoTQKBIHHIo считываемых сигналов пэ цепи разрядного тока. Для предотвращения протекания в схему информационного усилителя 9 разоря|диого тока включены конденсаторы 13, При выборке адреса открывается один из ключей 4 и одын из ключей 8. Ток, сформированный формирователем 10, замыкаемся че рез тот диод 2, который расположен:на пересечении адресных мин, связанных с выбранньиги ключами, при этом все остальные диоды заперты. Таким образом возбуждается необходимая адресная обмотка 1. Ток помехи при открывании ключей 4, обусловлен ный па разитными емкостями диодов 2 и емкостями между адресным и обмотками 1 и разрядными обмотками 5 и 6, будет растекаться симметрично по плечая балансной схемы, и помехи от этого тока компенсируются в блоках 9.

Ток помехи при открывании ключей 8, обусловлен ный ем;костной связью между адресными обмотками 1 и,разрядными обмотками 5 н

6, также растекается оимметрично по плечам

5 балансной схемы.

Ip Запоминающее устройство, содержащее накопитель с линейной выборкой анформации с разрядными обмотками, включенными по симметричной бала наной схеме и диод ный адресный коммутатор, входы которого соединечы

15 с соответствующими выходами деыиф ратора, отличающееся тем, что, с целью повышения помехоустойчивости, одни из адресных обмоток накопителя и соответствующие им диоды коммутатора, подключенные к одному из кл1о,26 чей дешифратора, связаны индукти|вно с одними из плеч, разрядных обмоток, а другие адресные обмотки и диоды, подключенные х этому же ключу дешифратора, индуктивно связаны с другими плечами, разрядных обмоток.