Цифровой фазовый дискриминатор

Цифровой фазовый дискриминатор

Иллюстрации

Показать все

Реферат

 

, @о са.о:::

«итеи+, =--..onислйие изоьеетвния (ii) 465647

СОЮЗ Советских

Социалистических

Респубпик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельства— (22) Заявлено 14.08.73 (21) 1956481/26-9 с присоединением заявки №вЂ” (32) Приоритет—

Опубликовано 30,03.75 Бюллетень № 12

Дата опубликования описания 19.11.75 (51) M.Êë. С 08с 19/12

Н 03d !3/00

Тосударстеенньй комитет

Совета Мииистроа СССР оо делам мзооретений и открытий (53) УДК 621.374. .335(088.8) (72) Авторы изобретения

А. В. Шанин и Б. Я. Бурдаев (71) Заявитель (54) ЦИФРОВОЙ ФАЗОВЫЙ ДИСКРИМИНАТОР

Изобретение относится к цифровым фазовым дискриминаторам, используемым в радиоизмерительной технике, в часности, при измерении фазовых сдвигов сигналов фазоимпульсной модуляции (ФИМ), получаемых в результате масштабно-временных преобразований однократных быстропротекающих процессов с помощью запоминающих электроннолучевых трубок (ЗЭЛТ).

Известен цифровой фазовый дискриминатор, содержащий два формирователя импульсов опорного и измеряемых сигналов, статические триггеры, вентили, счетчик, генератор эталонных импульсов, регистр, регистры опорного числа и памяти, делитель эталонных импульсов схемы «И» и «ИЛИ», триггер.

Недостаток известного цифрового фазового дискриминатора заключается в появлении неустранимых ошибок, приводящих к искажению формы исходного процесса.

Целью изобретения является увеличение достоверности результата измерения.

С этой целью введены триггер со счетным входом, дополнительный статический триггер, схема «НЕ» и дополнительная схема «И», причем счетный вход триггера соединен с выходом формирователя импульсов измеряемого сигнала, его единичный выход подключен к единичному входу дополнительного статического триггера, единичный выход которого со2 едипен с первым входом дополнительной схемы «И», а нулевой выход триггера со счетным входом соединен с единичным входом триггера, нулевой выход которого соединен со вторым входом дополнительной схемы «И», выход которой подключен ко входу схемы «НЕ» и ко входу регистра, а выход схемы «НЕ» соединен со входом схемы «И», при этом выход делителя эталонных импульсов соединен с ну10 левыми входами триггера, триггера со счетHb1м входом и дополнителы|ого статического триггера.

На чертеже представлена блок-схема предлагаемого дискриминатора.

Он содержит формирователь 1 импульсов измеряемого сигнала, формирователь 2 импульсов опорного сигнала, статические триггеры 3 и 4, вентили 5 — 7, генератор 8 эталонных импульсов, делитель 9 эталонных импульсов, регистр 10 опорного числа, счетчик 11, регистр 12, триггер 13, регистр 14 памяти, схема «И» 15, схема «ИЛИ» 16, триггер 17 со счетным входом, дополнительный статический триггер 18, дополнительная схема

«И» 19, схема «НЕ» 20.

Работает цифровой фазовый дискриминатор следующим образом.

Сигналы с измеряемой rg, и опорной ср„ фазами преобразуются в формирователях 1 и я0 2 соответственно в импульсы стандартной

3 формы и поступают на статический триггер 3, формирующий мерный интервал, пропорциональный фазовому сдвигу между опорным и измеряемым сигналами.

Этот интервал заполняется эталонными импульсами от генератора 8 эталонных импульсов, а полученное в результате измерений число

Ч>с Чо ! — — частота опорного сигнала, где f„— частота эталонных импульсов, через вентили 5 и 6 передается в счетчик 11.

С приходом очередного опорного импульса <с, статический триггер 3 устанавливается в состояние «О» (заканчивается формирование мерного интервала) и статический триггер 4 устанавливается в состояние «1», открывая тем самым вентиль 7 для прохождения серии управляющих импульсов на делитель эталонных импульсов 9. При переключении статического триггера 4 происходит блокировка вентиля 5 на время выдачи информации со счетчика 11 (или регистра памяти 14) и для исключения случайного срабатывания статического триггера 3 при фазовых сдвигах, близких к 0 или

360 .

Импульс с выхода делителя 9 эталонных импульсов через регистр 12 производит съем информации со счетчика 11 (одновременно запоминая ее в регистр памяти 14), вводит поправку Ж, с регистра опорного числа в счетчик 11 для очередного измерения, а также устанавливает статический триггер 4 в исходное (нулевое) состояние, снимая тем самым блокировку с вентиля 5. С приходом очередного измеряемого импульса q, статический триггер 3 устанавливается в состояние

«1», открывая вентиль 6 для прохождения импульсов с генератора 8 на счетчик 11, подсчитывающий число импульсов в мерном интервалее.

Одновременно первый импульс „поступая на счетный вход триггера 17 со счетным входом, ставит его в состояние «1». При этом импульс переноса с единичного плеча устанавливает триггер 13 в состояние «1».

Второй импульс rp,по счетному входу переключает триггер 17 со счетным входом в состояние «О», при этом импульс переноса с нулевого плеча устанавливает в состояние «1» дополнительный статический триггер 18. Появление последующим импульсов поочередно переключает триггер 17, формируя на его выходах импульсы переноса, которые подтверж465647

4 дают состояние триггера 13 и дополнительного статического триггера 18.

Таким образом к моменту появления опорного импульса триггеры 13 и 18 будут находиться В состоянии <<1», что говорит О имевшем место появлении нескольких импульсов по входу.

В результате на выходе дополнительной схемы «И» 19 сформируется уровень «О», за1О прещающий съем информации из счетчика 11 через регистр 12 и разрешающий через схему

«НЕ» сьем информации предыдущего замера из регистра памяти 14 через схему «И» 15.

Очередной опорный импульс возвратит ста5 тический триггер 3 в состояние «0» (в состояние «1» статический триггер 3 был переключен первым импульсом по входу <р,), а статический триггер 4 в состояние «1», что обеспечивает работу делителя 9 эталонных импульсов, выходной импульс которого производит считывание информации на выходе устройства, установку 1V„в счетчик 11 с помощью регистра 10 опорного числа, а также установку триггеров 4, 13, 17 и 18 в исходное (нулевое)

25 cocTQBHHH pJIsl o IepQ+HQI 0 цикла измерения.

П р едмет из о брете н ия

Цифровой фазовый дискриминатор, содержащий два формирователя импульсов опорного и измеряемых сигналов, статические триггеры, вентили, счетчик, генератор эталонных импульсов, регистр, регистры опорного числа и памяти, триггер, делитель эталонных импульсов, схемы «И» «и ИЛИ», отличающийся тем, что, с целью увеличения достоверности результата измерения, в него введены триггер со счетным входом, дополнительный статический триггер, схема «НЕ» и дополнитель4О пая схема «И», причем счетный вход триггера соединен с выходом формирователя импульсов измеряемого сигнала, его единичный выход подключен к единичному входу дополнительного статического триггера, единичный

4> выход которого соединен с первым входом дополнительной схемы «И», а нулевой выход триггера со счетным входом соединен с единичным входом триггера, нулевой выход которого соединен со вторым входом дополнительной схемы «И», выход которой подключен ко входу схемы «НЕ» и ко входу регистра, а выход схемы «НЕ» соединен со входом схемы

«И», при этом выход делителя эталонных импульсов сосдинен с нулевыми входами триггера, триггера со счетным входом и дополнительного статического триггера.

465647

Составитель М. Аудрннг

Texpeд Т. Миронова

Корректор Н. Лебедева

Редактор Н. Коляда

Подписное

МОТ, Загорский филиал

Заказ 4900 Изд. Ма 1328 Тираж 679

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5