Устройство задержки импульсов

Устройство задержки импульсов

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е (и) 465726

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Реслублик (61) Зависимое от авт. свидетельства (22) Заявлено 26.01.73 (21) 1875223/26-9 с присоединением заявки № (32) Приоритет

Опубликовано 30.03.75. Бюллетень № 12

Дата опубликования описания 26.06.75 (51) М. Кл. Н 031 5/13

Государственный комитет

Совета Министров СССР ло делам изобретений и открытий (53) УДК 621.374.5 (088.8) (72) Автор изобр,тония

Г. К. Вязмитин (71) Заявитель

БГ! 1Е (54) УСТРОЙСТВО ЗАДЕРЖКИ ИМПУЛЬСОВ

Изобретение относится к области импульсной техники и может использоваться в радиоэлектронных устройствах для регулируемой задержки случайной последовательности прямоугольных импульсов.

Известны устройства задержки импульсов, содержащие распределитель импульсов, ждущий генератор временных интервалов, состоящий из первой цепочки последовательно включенных и + n ячеек задержки, и блок логики, состоящий из дешифратора, к которому подключены выходы триггеров, к одним входам которых через логические схемы «ИЛИ» подключены выходы второй цепочки последовательно включенных ячеек задержки, кроме первой и предпоследней.

Цель изобретения повышение точности воспроизведения временных параметров случайной последовательности импульсов при увеличении значения задержки и расширение частотного диапазона.

Это достигается тем, что в предлагаемом устройстве выходы распределителя подключены к входам нечетных ячеек задержки первой цепочки задержки, выходы которых и выходы распределителя через логические схемы «И» подключены к вторым входам триггеров, входы четных ячеек задержки первой цепочки подключены через логические схемы «И» к выходам триггеров, а выход второй цепочки задержки подключен к входу распределителя и м и ул ьсо в.

На фиг. 1 изображена блок-схема предлагаемого устройства; на фиг. 2 — временные

5 диаграммы напряжений в соответствующих точках устройства.

Устройство задержки импульсов состоит из распределителя импульсов 1, например счетчика импульсов с дешифратором, ждущего re10 нератора 2 временных интервалов, образованного кольцевой схемой последовательно соединенных ячеек задержки 2, — 2 (например, одновибраторов), и блока логики 3, состоящего, например, из ячеек задержки 3, — 3,, де15 шифратора 3-„триггеров 41 — 4„с раздельным входом, логических схем «И», «ИЛИ».

Устройство работает следующим образом.

Случайная последовательность прямоугольных импульсов поступает на вход распреде20 лителя импульсов 1, который распределяет перепады напряжений, соответствующие временным параметрам входной импульсной последовательности по входам ячеек задержки 2,, 2„>, 2 з, 2 ждущего генератора 2 вре25 менных интервалов (см. фиг. 2; ячейка задержки 2> запускается от переднего фронта первого импульса, ячейка задержки 2 — от заднего фронта первого импульса, ячейка задержки 2 з — от переднего фронта второго

30 импульса и т. д.). Ждущий генератор 2 вре465726

15

20 менных интервалов входит в режим генерации (каждая последующая ячейка задержки запускается от заднего фронта и:пульса, сформированного предыдущей ячейкой задержки, см. фиг. 2).

От переднего фронта первого импульса последовательно запускаются ячейки задержки 3, — 3p блока логики 3 (диаграммы напряжении U> — U8). Ячейка задержки 3 (инверсный вход U> совместно с ячейкой задержки 2> ждущего генератора 2 временных интервалов посредством логической схемы «И» формируют сигналы запуска триггера 4 (диаграммы напряжений UI, Up, Up). Запуск каждого следующего триггера происходит от сигналов предыдущего триггера и выходных сигналов ячеек задержки ждущего генератора 2 временных интервалов и распределителя импульсов

1, объединенных посредством логических схем

«И» (диаграммы напряжений U

На всех выходах распределителя импульсов

1, соединенных с логическими схемами «И», кроме выхода, соответствующего числу зафиксированных перепадов напряжений входной импульсной последовательности, присутствует логическая «1». Ячейки задержки 3> — 36 посредством логических схем «И», «ИЛИ» формируют сигналы установки в исходное состояние триггеров (диаграммы напряжений U4, Uåp, Ua) и распределителя импульсов (диагр ам ма U<) .

Сигналы с выходов триггеров совместно с выходными сигналами ячейки 3> посредством логических схем «И» формируют сигналы запрета (диаграммы напряжений U>; — U p), осуществляющие срыв генерации и подготовку ячеек задержки ждущего генератора 2 временных интервалов к приему очередной импульсной последовательности. Кроме того, выходные сигналы триггеров поступают в дешифратор 37, формирующий выходные сигналы живых.

Время задержки определяется задержкой в блоке логики 3 и может регулироваться количеством периодов, генерируемых ждущим генератором временных интервалов; количест25

45 вом временных ячеек задержки и; длительностью импульсов, формируемых ячейками задержки ждущего генератора. Кроме того, возможна многократная задержка импульсов.

Для нормальной работы устройства необходимо правильно выбрать временные параметры ячеек задержки (время восстановления при их разработке) или количество ячеек задержки.

При правильном выборе временных параметров время восстановления не зависит от временных параметров входной импульсной последовательности, и, следовательно, минимальная длительность задерживаемых импульсов (максимальная частота следования импульсов в задерживаемой последовательности) ограничена только частотными свойствами используемых элементов.

Предмет изобретения

Устройство задержки импульсов, содержащее распределитель импульсов, ждущий генератор временных интервалов, состоящий из первой цепочки последовательно включенных

A . + n ячеек задержки, и блок логики, состоящий из дешифратора, к которому подключены выходы триггеров, к одним входам которых через логические схемы «ИЛИ» подключены выходы второй цепочки последовательно включенных ячеек задержки, кроме первой и предпоследней, о т л и ч а ю щ е е с я тем, что, с целью повышения точности воспроизведения временных параметров случайной последовательности импульсов при увеличении значения задержки и расширения частотного диапазона, выходы распределителя подключены к входам нечетных ячеек задержки первой цепочки задержки, выходы которых и выходы распределителя через логические схемы «И» подключены к вторым входам триггеров, входы четных ячеек задержки первой цепочки подключены через логические схс IbI «И» к выходам триггеров, а выход второй цспочки задержки подключен к ьходу распределителя импульсов.