Устройство для преобразования правильной двоично-десятичной дроби в двоичную дробь

Устройство для преобразования правильной двоично-десятичной дроби в двоичную дробь

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ц 466507 союэ COBeTcK)Ix

Социалистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 17 11.72 (21) 1847041/18-24 с присоединением заявки № (32) Приоритет (51) M. Кл. G 06f 5/02

Государственный комитет

Совета Министров СССР по делам иаобре,е„„й Опубликовано 05.04.75. Бюллетень № 13 (53) УДК 681.325.63 (088.8) и открытии

Дата опубликования описания 16.07.75 (72) Автор изобретения

А. Н. Гармаш

Таганрогский радиотехнический институт (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ПРАВИЛЬНОЙ

ДВОИЧНО-ДЕСЯТИЧНОЙ ДРОБИ В ДВОИЧНУЮ ДРОБЬ

Изобретение относится к области вычислительной техники и может быть использовано в цифровых интегрирующих машинах и однородных интегрирующих структурах с многоразрядными приращениями.

Известны устройства для преобразования правильной двоично-десятичной дроби в двоичную дробь, содержащие регистры и блок управления.

Однако работа таких устройств, содержащих разнотипные функциональные узлы и олоки, недостаточно надежна.

Цель изобретения заключается в повышении надежности работы устройства для преобразования правильной двоично-десятичной дроби в двоичную дробь.

В состав предлагаемого устройства введены интеграторы. Выход двоично-десятичного регистра соединен с первыми входами первого, второго и третьего интеграторов, выход регистра двоичного эквивалента соединен со вторыми входами первого и третьего интеграторов. Выход третьего интегратора соединен с третьими входами первого, второго и третьего интеграторов, выход второго — с входом третьего интегратора, выход первого — с входом четвертого интегратора, выход которого соединен с четвертыми входами первого, второго и третьего интеграторов. Выход блока управления соединен с входом первого интегратора и с управляющими входами регистров и интеграторовв.

Это повышает надежность работы устройства.

Схема предложенного устройства изображена на чертеже.

Устройство содержит двоично-десятичный регистр 1, регистр двоичного эквивалента 2, олок управления 3 и интеграторы 4 — 7.

10 Интеграторы имеют четыре входа по подынтегральной <рункции, один вход по переменной интегрирования и один выход, и выполняют операции интегрирования, суммирования приращений, логическую операцию «запрет».

15 Первый и третий интергаторы (4 и 6 соответственно) настроены с помощью блока управления на выполнение логической операци

«запрет», второй и четвертый интеграторь: (5 и 7 соответственно) — на выполнение опе20 рации суммирования приращений. На вход переменной интегрирования интегратора 4 по. дается из блока управления величина 2 — "".

Блок управления 3 вырабатывает необходимые импульсы и потенциалы для работы интегра.

25 торов и выдачи информации из регистров.

Устройство работает следующим образом.

По сигналу начала работы устройства двоично-десятичный код младшего разряда десятичной дроби поступает из двоично-десятично30 го регистра 1 на первые входы интеграторов

466507

4, 5 и 6. Информация по этим входам аппаратурно умножается на 2 . Одновременно на вторые входы этих же интеграторов поступает из регистра двоичного эквивалента 2 дополнительный код двоичного эквивалента основания десятичной системы счисления. В первом шаге интегрирования цикла обработки младшего разряда десятичной дроби в интеграторах 4, 5 и 6 образуется разность между удвоенным значением двоично-десятичного кода младшего разряда дроби и величиной двоичного эквивалента основания десятичной системы счисления. В зависимости от знака полученной разности на выходе интегратора 4 появляется либо величина приращения переменной интегрирования, равная 2 †", либо нуль; на выходе интегратора 6 либо величина приращения переменной интегрирования, равная значению приращения с выхода интегратора 5, либо величина подынтегральной функции данного интегратора. С выхода интегратора 4 приращение поступает на вход интегратора 7, с выхода интегратора 6 — на третьи входы интеграторов

4, 5 и 6. В последующих шагах интегрирования цикла обработки младшего разряда дроби в интеграторах 4, 5, 6 образуется разность меж. ду удвоенным значением приращения с выхода интегратора 6 и величиной двойного эквивалента основания десятичной системы счисления, знак которой определяет величину выходных приращений интеграторов 4 и 6. В интеграторе 4 величина 2 — " в каждом шаге интегрирования умножается аппаратурно на 2, в интеграторе 1 накапливается т разрядов двоичного эквивалента младшего разряда дроби.

Через т шагов интегрирования (цикл обработки одного разряда десятичной дроби) двоичный эквивалент младшего разряда десятичной дроби, выраженный m двоичными разрядами (m — число разрядов приращений), с выхода интегратора 7 поступает на четвертые входы интеграторов 4, 5 и 6. По этим входам приращения аппаратурно умножается на 2 — .

В этом же шаге интегрирования на первые входы интеграторов 4, 5 и 6 поступает двоично-десятичный код следующего разряда дроби, а в интеграторе 7 устанавливается нулевое значение подынтегральной функции. Содержимое регистра двоичного эквивалента 2 на входы интеграторов поступает в каждом шаге интегрирования. В интеграторе 7 теперь накапливается т разрядов двоичного эквивалента двух младших двоично-десятичных разрядов дроби.

1о После выполнения Л =т. z шагов интегрирования (n — число разрядов дроби) в регистре интегратора 7 записан двоичный код заданной двоично-десятичной дроби.

Выполнение устройства для преобразования

15 правильной двоично-десятичной дроби в двоичную дробь на однотипных интеграторах в микроэлектронном исполнении существенно повышает надежность его работы и технологичность изготовления, особенно если учесть, 2р что блок управления и интеграторы используются и для решающей части цифровых интегрирующих машин и для устройства преобразования.

25 Предмет изобретения

Устройство для преобразования правильной двоично-десятичной дроби в двоичную дробь, содержащее регистры и блок управления, о т80 личающееся тем, что, с целью повышения надежности работы устройства, оно содержит интеграторы; причем выход двоично-десятичного регистра соединен с первыми входами первого, второго и третьего интеграторов; вы35 ход регистра двоичного эквивалента соединен со вторыми входами первого и третьего интеграторов; выход третьего интегратора соединен с третьими входами первого, второго и третьего интеграторов, выход второго — с входом

40 третьего интегратора, выход первого — с входом четвертого интегратора, выход которого соединен с четвертыми входами первого, второго и третьего интеграторов, а выход блока управления соединен с входом первого интег45 ратора и с управляющими входами регистров и интеграторов.

466507

Составитель А. Гармаш

Техред Т. Курилко

Корректор Н. Стельмах

Редактор Л. Утехина

Типография, пр. Сапунова, 2

Заказ 1625/12 Изд. М 641 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, 5К-35, Раушская наб., д. 4/5