Декодирующее устройство

Декодирующее устройство

Иллюстрации

Показать все

Реферат

 

HA

- ЧЕСЩ

"бл @ Ока gQ4, ОП ИСАНИ

ИЗОБРЕТЕНИЯ пц 467353

Своз советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельства (22) Заявлено 08.10.73 (21) 1964739i18-24 (51) М. Кл. G 061 11, 00

Н 041 1/10

G 08с 25/00 с присоединением заявки №

Государственный комитет

Совета Министров СССР ао делам иэаоретений и открытий (32) Приоритет

Опубликовано 15.04.75. Бюллетень № 14

Дата опубликования описания 06.08.75 (53) УДК 681,3.053 (088.8) (72) Автор изобретения

М. Л. Миневич (71) Заявитель (54) ДБКОДИРУЮЩБЕ УСТРОИСТВО

Изобретение относится к технике связи и может быть использовано, например, в системах телеуправления или связи.

Известно устройство, предназначенное для приема рекурентного сигнала, состоящее из приемника, формирователя рекурентной последовательности, схемы сравнения и счетчика.

При воздействии помех сигнал в известном устройстве оценивается по неискаженному участку длины l, которая ограничена неравенством n(l(N (где п — степень многочлена рекурентной последовательности; N — длина рекурентной последовательности).

Недостаток известного устройства заключается в его сравнительно низкой помехоустойчивости и скорости передачи при работе в каналах с независимыми ошибками. Этот недостаток обусловлен тем, что в качестве критерия опознавания сигнала выбрана длина неискаженного участка, а не число ошибок на участке, т. е. по принципу своей работы известное устройство исправляет не все ошибки меньшей кратности и в то же время исправляет часть ошибок большей кратности. Однако известно, что появление ошибки меньшей кратности всегда вероятнее, чем появление ошибки большей кратности.

Целью изобретения является увеличение помехоустойчивости устройства за счет узеличения количества исправляемых ошибок меньшей кратности вместо ошибок большей кратности. Целью также является повышение скорости передачи за счет уменьшения среднего числа повторений до принятия правильного решения.

Поставленная цель достигается тем, что в предлагаемое устройство дополнительно введен регистр сдвига, а его вход и выход соот10 ветственно подсоединены к выходу схемы сравнения и к вычнтающему входу реверсивного счетчика.

Предлагаемое устройство определяет искомую последовательность длины 1 по числу

15 содержащихся в ней ошибок кратностью не более t. При этом устройство просматривает последовательно все участки длины 1 и останавливается на том участке, число искаженных символов в котором меньше или равно t.

20 На чертеже приведена структурная схема устройства, где 1 — приемник; 2 — формирователь рекурентной последовательности; 3— схема сравнения (например, сумматор по модулю 2); 4 — реверсивный счетчик, содержа25 щий 1од 1 каскадов; 5 — регистр сдвига, содержащий 1 разрядов; 6 — зыход устройства, появление сигнала на котором говорит о приеме информации.

Работа устройства происходит следующим

30 образом.

467353

Реверсивный

Входная последовательность

PfoPfЬ тактов

Регистр сдвига 5 счетчик 4

Исходное состоянне

lllI1111I1

1010

t =1010

1001

0111

0111

0101

0101

0101

0101

0101

t =001 I 3

1111111111

0111111111

0011111111

1001111111

1100111111

0110011111

1011001111

0101IOOIII

001OII0011

1001011001

01IOOI0110

0011001011

0001100101

0000110010

2

4

5 б

8

11

12

13

14

3

В исходном состоянии в реверсивном счетчике 4 записано число L, а все разряды регистра 5 находятся в единичном состоянии.

Символы принимаемого сообщения поступают с информационного выхода приемника 1 на вход формирователя 2 рекурентной последовательности и на вход схемы сравнения 3. Формирователь рекурентной последовательности по каждым и принятым символам формирует (и+1)-й символ, который поступает на второй вход схемы сравнения 3 и сравнивается с одноименным символом принимаемой последовательности. Если символы совпадают, то на выходе схемы сравнения 3 импульс отсутствует, если же не совпадают, то на выходе схемы сравнения появляется сигнал ошибки, который поступает в виде импульса на счетчик

4 и на вход регистра сдвига 5. Регистр сдвига хранит все ошибки, которые были в течение последних 1 тактов. Таким образом, при приеме очередного символа на вход регистра сдвига 5 поступает «О» (если ошибки не было) или

«1» (если ошибка была), а с выхода регистра сдвига 5 на вычитающий вход счетчика поступает «О» или «1», что соответствует отсутствию или наличию ошибки при приеме символа (L+I) тактов тому назад, а в реверсивном счетчике 4 в каждый момент времени оказывается записанным число ошибок среди последних 1 символов, в регистре же сдвига 5— расположение этих ошибок среди последних 1 символов. Если искомое сообщение содержится среди первых 1 символов и число ошибок в ней не более t, то как только число ошибочных символов в реверсивном счетчике 4 достигает величины t, на выходе 6 появляется сигнал о приеме ожидаемого сообщения. Если же среди первых L символов не содержится (1 — t) безошибочных, устройство работает как бы в

«скользящем» режиме, т. е. оно проверяет число ошибок среди каждых 1 подряд идущих символов.

Принцип работы устройства поясним числовым примером. Предположим, что производящий многочлен имеет вид

h (х) = 1 + х+ х,. (1) Сообщение вида 001 на выходе кодирующего устройства преобразуется в циклическую последовательность с периодом 7:

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 ...

О О 1 О 1 1 1 О О 1 О 1 1 1 0 О 1 О ...

1 I 1

Введем искусственно ошибки в символы «1, 5 и 8» и подадим эту искаженную последовательность на вход устройства, которое осуществляет декодирование сообщения в соответствии с (1). Тогда на выходе схемы сравнения 3 получим:

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 ..

1 0 О 1 1 О 1 0 О 1 1 О 0 О О О О О ...

45 откуда видно, что в начальной части комбинации ошибки имеются, а в конце ошибок нет (сплошные нули).

Пусть i=10, t=3. Тогда реверсивный счетчик 4 содержит 4 каскада, а регистр сдвига 5 содержит 10 разрядов.

Результаты работы устройства сведены в таблицу.

Из таблицы видно, что устройство выделяет сигнал синхронизации на 15-м такте (вектор длины 10 с тремя ошибками и семью правильными символами), а прототип выделил бы сигнал синхронизации лишь на 18-м такте (вектор длины 10 с семью правильными символами, идущими подряд) .

Предмет изобретения

Декодирующее устройство, содержащее приемник, формирователь рекурентной последовательности, схему сравнения и реверсивный счетчик, причем выход приемника подсоединен ко входу формирователя рекурентной последовательности и к первому входу схемы сравнения, выход формирователя рекурентной последовательности подсоединен ко второму входу схемы сравнения, а выход схемы сравнения подсоединен к суммирующему входу реверсивного счетчика, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости и скорости передачи, в его состав дополнительно введен регистр сдвига, вход которого подсоединен к выходу схемы сравнения, а выход подсоединен к вычитающему входу реверсивного счетчика.

467353

Вь

Составитель E. Потапов

Техред Т. Миронова

Корректор Н. Лебедева

Редактор Б. Нанкина

Типография, пр. Сапунова, 2

Заказ 181015 Изд. ¹ 1364 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5