Множительно-делительное устройство

Множительно-делительное устройство

Иллюстрации

Показать все

Реферат

 

) ЖМЯ ! ааЕНТ1:.д.--,ц- „ „„„ иблиотекв о п ит.-х н"-й4

ИЗОБРЕТЕНИЯ (ii) 467359

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельства (22) Заявлено 18.07.73 (21) 1945053/18-24 с присоединением заявки № (32) Приоритет (51) М, Кл. G Обд 7/16

Государственный комитет

Совета Министров СССР ио делан иэооретений и открытий

Опубликовано 15.04.75. Бюллетень № 14 (53) УДК 681.33(088,8) Дата опубликования описания 06.08.75 (72) Авторы изобретения

Ю. Б. Соколовский и В. С. Старжинский (71) Заявитель (54) МНОЖИТЕЛЬНО-ДЕЛ ИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к области вычислительной техники и может найти применение в счетной технике, автоматике и системах управления электроприводом.

Известны множительно-делительные устройства, содержащие интегратор, два ключевых элемента, элемент запаздывания и запоминающий блок.

К недостаткам известного устройства относятся требование медленного изменения для одного из сигналов, статические и динамические погрешности из-за разряда конденсатора на интервале Т вЂ” т, а также запоминание не собственно произведения напряжения на т, а величины, близкой к этому значению.

С целью повышения точности устройства в него дополнительно введен функциональный преобразователь, входы которого соединены с источниками входных сигналов, а выход в через элемент запаздывания с первым ключевым элементом, включенным в обратную связь интегратора, вход интегратора соединен с источником входного сигнала, а выход — через второй ключевой элемент с запоминающим блоком, причем управляющий вход второго ключевого элемента соединен со входом функционального преобразователя.

Блок-схема предлагаемого устройства приведена на чертеже.

Она содержит интегратор 1, первый ключевой элемент 2, элемент запаздывания 3, функциональный преобразователь 4, второй ключевой элемент 5 и запоминающий блок 6.

Устройство работает следующим образом.

При подаче на вход интегратора 1 напряжения Уь а на вход функционального преобразователя 4 напряжений Uq, U3 происходит интегрирование сигнала U до момента выра10 ботки импульса на выходе преобразователя 4, после чего второй ключевой элемент 5 от U> кратковременно замыкается, записывая в запоминающем блоке 6 значение сигнала на выходе интегратора 1 в этот момент. Тот же

15 импульс с выхода функционального преобразователя 4 задерживается на время (большее времени записи сигнала в запоминающем блоке 6) в элементе запаздывания 3 и обеспечивает кратковременное замыкание ключевого

20 элемента 2. При этом производится разряд интегратора до нуля и так далее.

В интеграторе реализуется выражение т

U„= Udt, Т„

0 где U„— выходное напряжение интегратора;

҄— постоянная интегрирования; Т вЂ” период интегрирования, задаваемый частотой импуль30 сов функционального преобразователя,