Индексное устройство процессора быстрого преобразования фурье

Индексное устройство процессора быстрого преобразования фурье

Иллюстрации

Показать все

Реферат

 

ОП ИСАЙ"ИЕ

ИЗОБРЕТЕНИЯ

<и> 470808

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 09;04.73 (21) 1903932/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 15.05.75. Бюллетень № IS

Дата опубликования описания 20.08.?5 (51) М. Кл. G 061 9/20

Государственный комитет

Совета Министров СССР ло делам изобретений н открытий (53) УДК 681.326(088.8) Г. И. Алексеев и.А..Г. Ярусов . (72.) Авторы изобретения

Институт технической кибернетики АН Белорусской ССР (71) Заявитель (54) ИНДЕКСНОЕ УСТРОЙСТВО ПРОЦЕССОРА БЫСТРОГО

ПРЕОБРАЗОВАНИЯ ФУРЬЕ

Предлагаемое устройство относится к области вычислительной техники:и может. найти применение в специализированных процессорах, реализующих алгоритм быстрого преобразования Фурье (БПФ).

Известно адресное устройство (индексное арифметическое устройство), состоящее из счетчика адресов оперативного запоминающего устройства, итеративного сдвигового регистра и блока логического управления.

Это адресное (индексное) устройство имеет существенный недостаток, заключающийся в том, что оно формирует адреса оперативного

ЗУ с фиксированным начальным номером

Ао — — О. Этот недостаток ограничивает возможности применения адресного. устройства. Такое устройство не может быть ислользовано, например, в процессах БПФ,. использующих оперативное ЗУ ЭЦВМ, совместно с которыми они работают.

При этом массив данных в ЗУ ЭЦВМ обычно имеет ненулевой начальный адрес (АоФО), так как ячейки ЗУ с номерами А=1,2,3... „

Ао являются служебными. Предложенное устройство позволяет существенно сократить оборудование процессора БПФ и исключить перезаписи больших массивов чисел из ЗУ

ЭЦВМ в ЗУ процессора БПФ, -и наоборот, котооые были бы неизбежны в тех случаях, когда преобразуемый массив данных и результаты преобразований являются промежуточными величинами вычислительной программы ЭЦВМ и должны располагаться в ее

5 оперативном ЗУ. Другим недостатком этого устройства является сложность схемы.

Целью изобретения является упрощение устройства при произвольном начальном адресе Ао массива преобразуемых данных в one10 ративном ЗУ.

- Для этого в устройство введен дополнительный счетчик адресов оперативного запоминающего устройства, счетный вход которого соединен с одноименным входом основ15 ного счетчика, с одним из входов блока логического управления и с одним из входов устройства, а вход приращения дополнительного счетчика соединен с одноименным входом основного счетчика и с одним из выходов бло20 ка логического управления, другой выход которого соединен с одним из входов регистра сдвига,, выход которого соединен с другим входом: блока логического управления и ro входом установки текущего. номера итерации

25 дополнительного счетчика, вход установки начального адреса которого соединен с одноименным входом устройства, причем вход числа итераций дополнительного счетчика сое динен с соответствующим входом устройства

30 и другим входом регистра сдвига, à выходьi

470808

65 основного и дополнительного счетчиков подключены к переключателю адресов.

Индексное устройство, представленное на чертеже, состоит из основного 1 и дополнительного 2 счетчиков адресов оперативного

ЗУ, блока 3 логического управления, итеративного сдвигового регистра 4 и адресного переключателя 5; 6 — вход адресного устройства, на который подаются тактовые импульсы; 7, 8 — входы установки начального адреса и числа итераций преобразования соответственно.

Индексное устройство работает следующим образом.

В исходном положении счетчики адресов 1 и 2 и оперативный сдвиговый регистр находятся в нулевом состоянии. Перед началом работы из ЭВЦМ на вход 7 поступает начальный адрес Ар в виде параллельного двоичного кода. Этот начальный адрес фиксируется в счетчиках 1 и 2. Затем из ЭЦВМ на вход

8 поступает число итераций преобразования в виде единицы в -м разряде. (В случае преобразования массива из 16 ординат число итераций i=4, поэтому код i будет содержать единицу в четвертом разряде). Число итераций i фиксируется в виде единицы в i-м разряде итеративного сдвигового регистра 4.

Кроме того, единица кода i поступает в счетчик адресов 2, в результате чего число в нем увеличивается на 2 — =8. Поскольку длина массива п=16 преобразуемых чисел и число итераций i=4 связаны соотношением n=2, то увеличение числа в счетчике адресов 2 на

2 - =8 будет соответствовать увеличению на половину длины массива n/2=8.

При подаче тактовых импульсов на вход 6 числа в счетчиках адресов и 2 оперативного ЗУ будут синхронно возрастать с постоянным сдвигом на и/2=8. В каждом такте адресный переключатель 5 выдает числа на выход адресного устройства поочередно из первого и из второго счетчика.

Тактовые импульсы со,входа 6 поступают также в блок 3 логического управления, работающий по принципу управляемой кольцевой пересчетной схемы. При первой итерации режим работы блока 3 таков, что первый адрес табличного ЗУ на его выходе появляется только в конце итерации, вследствие чего комплексный коэффициент, находящийся в табличном ЗУ по первому адресу, уже не участвует в вычислительных операциях, В момент окончания первой итерации счетчики адресов 1 и 2 устанавливаются в нулевое состояние, после чего в них вновь фиксируется начальный адрес Ар, поступающий из

ЭЦВМ. Затем блок 3 логического управления вырабатывает импульс сдвига, который поступает в итеративный сдвиговый регистр 4 и сдвигает находящуюся в нем единицу из

i-го разряда в (i — 1)-й разряд. В момент этого сдвига возникает импульс переноса, который поступает в счетчик 2 и увеличивает находящееся в нем число Ар на 2- =4. На этом

40 заканчивается подготовка ко второй итерации преобразования.

Во время второй нтсрации числа н ситчиках 1 и 2 синхронно возрастают с постоянным сдвигом на четверть длины массива n/4=4.

Перед появлением очередной пары чисел блок

3 логического управления вырабатывает код адреса табличного ЗУ, равный единице. Одновременно с этим блок 3 задает в счетчики

1 и 2 приращение числа, равное и/4=4.

Перед началом третьей итерации в момент сдвига единицы из (— 1)-го разряда сдвигового регистра 4 в (i — 2)-й разряд в счетчик адресов 2 засылается число, равное п/8=2, которое суммируется с начальным адресом.

В процессе выполнения этой итерации блок

3 логического управления вырабатывает коды адресов табличного ЗУ после формирования каждой четверти последовательности чисел в счетчиках адресов 1 и 2. В эти моменты блок выдает импульсы, которые образуют приращения чисел в счетчиках 1 и 2, равные

n/8=-2.

Особенностью четвертой итерации является, то что перед ее началом в счетчик адресов 2 засылается число, равное n/16=1, а в процессе выполнения итерации блок 3 логического управления вырабатывает коды адресов табличного ЗУ после каждой пары чисел в счетчиках адресов 1 и 2. Одновременно с выдачей этих кодов блок логического управления засылает в счетчики адресов приращения, равные и/16=1.

После окончания последней (в нашем примере — четвертой) итерации блок 3 логического управления выдает в итеративный сдвиговый регистр 4 импульс сдвига, который сдвигает единицу в нулевой разряд этого регистра. Сигнал с выхода нулевого разряда служит признаком окончания преобразования.

Предмет изобретения

И ндексное устройство процессор а быстрого преобразования Фурье, содержащее счетчик адресов оперативного запоминающего устройства, итеративный сдвиговый регистр, блок логического управления, о т л и ч а ющ е е с я тем, что, с целью упрощения устройства, оно содержит дополнительный счетчик адресов оперативного запоминающего устройства, счетный вход которого соединен с одноименным входом основного счетчика, с одним из входов блока логического управления и с одним из входов устройства, а вход приращения дополнительного счетчика соединен с одноименным входом основного счетчика и с одним из выходов блока логического управления, другой выход которого соединен с одним из входов регистра сдвига, выход которого соединен с другим входом блока логического управления и. со входом установки текущего номера итерации дополнительного

470808

А дреса ОЗУ

Составитель А. Ярусов

Техред Е. Подурушина

Редактор Б. Нанкина

Корректор Н. Аук

Заказ 198475 Изд. № 1452 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 счетчика, вход установки начального адреса которого соединен с одноименным входом устройства, причем вход числа итераций дополнительного счетчика соединен с соответствующим входом устройства н другим входом регистра сдвига. а выходы основного и дополнительного счетчика подключены к переключателю адресов.