Устройство сжатия сообщений

Иллюстрации

Показать все

Реферат

 

1 с а,.H

О П И С А Н И Е пп 4733О8

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Соеетскик

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 02.08.72 (21) 1819811/26-9 с присоединением заявки №

ГосУдаРственный комитет (23) Приоритет

Совета Министров СССР

Опубликовано 05.06.75. Бюллетень № 21 (51) М. Кл. Н 04Ь 1/66 (53) УДК 621 391 8(088 8) и открытий

Дата опубликования описания 09.09.75 (72) Авторы изобретения

В. М. Морозов и В. В. Гладченко (71) Заявитель (54) УСТРОЙСТВО СЖАТИЯ СООБЩЕНИИ

Изобретение может быть использовано в системах связи и передачи данных.

Известно устройство сжатия сообщений, передаваемых в присутствии помех при ограниченных априорных сведениях о сигнале и помехах, содержащее схемы вычисления характеристик помех и оценки интервалов корреляции входных сигналов, входы которых соединены параллельно и подключены к выходу коммутатора, а выходы — к соответствующим входам вычислительного блока, первый выход которого через сумматор подключен к первому входу логического блока, ко второму входу которого подключен выход первой ячейки памяти, вход которой соединен параллельно со входом регистра выдачи и подключен к выходу логического блока, причем выход второй ячейки памяти подключен ко входу вентиля, управляющий вход которого подключен ко второму выходу вычислительного блока.

Однако при сжатии сообщений от многоканального источника в запоминающем блоке контрольных величин для каждого -того канала требуется выделять (N,+1) ячеек памяти, из которых N; ячеек используются для хранения Л ; предыдущих отсчетов 5», (/с=1, 2, ..., Л,). Максимальное значение N; определяется предельными характеристиками сигналов и помех.

Цель изобретения — упрощение устройства.

Предлагаемое устройство отличается тем, 5 что первый выход вычислительного блока подключен ко входу сумматора через схему умножения, ко второму входу которой подключен выход коммутатора, а к третьему входу — выход вентиля; при этом выход сум10 матора подключен ко входу второй ячейки памяти.

На чертеже показана функциональная схема описываемого устройства.

Коммутатор 1 входами подключен к источ15 никам сообщений, а одним выходом — ко входу схемы оценки интервалов корреляции входных сигналов 2. Вход ячейки памяти 3 (вторая ячейка памяти) запоминающего блока контрольных величин 4 и выход схемы

20 вычисления характеристик помех 5 подключены к соответствующим выходу и входу вычислительного блока 6 схемы вычисления оценок входных сигналов 7. Схема сравнения 8 логического блока 9 одним входом под25 ключена к выходу синхронизатора 10, другим — к выходу регистра 11, третьим — к выходу регистра 12, а выходом — ко входам регистра выдачи 13 и ячейки памяти 14 (первая ячейка памяти), выход которой соединен

473308 со входом регистра 12. Выход вентиля 15 подключен к сумматору 16 через схему умножения 17, один вход которой подключен к выходу вычислительного блока 6, другой с параллельно включенным входом схемы оценки интервалов корреляции входных сигналов 2 соединен с выходом коммутатора 1.

Двумя входами вентиль 15 подключен соответственно к выходу ячейки памяти 3, к выходу вычислительного блока 6, входы которого подключены к выходам синхронизатора 10, схемы оценки интервалов корреляции входных сигналов 2 и коммутатора 1 через схему вычисления характеристик помех 5.

Кроме того, вход регистра 11 соединен с параллельно включенными выходом сумматора

l6 и входом ячейки памяти 3.

Устройство работает следующим образом.

С выхода коммутатора 1 исходное сообщение -того канала в виде очередного дискретного отсчета S, поступает на входы схемы оценки интервалов корреляции входных сигналов 2, схемы вычисления характеристик помех 5 и схемы умножения 17. Вычислительный блок 6 схемы вычисления оценок входных сигналов 7 по текущим характеристикам входного сигнала и помех, полученным по результатам работы схемы оценки интервала корреляции входных сигналов 2 и схемы вычисления характеристик помех 5, вычисляет коэффициент сглаживания р, который поступает на схему умножения 17. Здесь S>,. умножается íà р, а предыдущая оценка сигнала

S

15 управляется напряжением вычислительного блока 6. Полученные значения pSq, и (1 — p) Л u i1; складываются в сумматоре 16

Текущая оценка сигнала S, с сумматора

16 подается на регистр 11 логического блока

9 и на запись в ячейку памяти 3 запоминающего блока контрольных величин 4.

Предыдущая оценка сигнала S1q 1,, зафиксированная устройством сжатия на момент времени 4, в качестве последнего существенного отсчета в -ом канале поступает на регистр 12 с ячейки памяти 14.

Л

Sä,. и S u .1, сравниваются схемой сравнения 8 с точностью до величины допуска, установленного относительно существенного отсчета S1>,1, Если отсчет Si,, не выходит за пределы допуска, он считается избьпочным и выдаче не подлежит. В противном случае

15 S>,. считывается очередным существенным отсчетом. Он поступает в регистр 13 для выдачи в канал связи и для записи в ячейку памяти 14 в качестве очередного существенного отсчета (предсказанное значение) на последующий цикл сравнения.

Предмет изобретения

Устройство сжатия сообщений, передаваемых в присутствии помех при ограниченных

25 априорных сведениях о сигнале и помехах, содержащее схемы вычисления характеристик помех и оценки интервалов корреляции входных сигналов, входы которых соединены параллельно и подключены к выходу коммута30 тора, а выходы — к соответствующим входам вычислительного блока, первый выход которого через сумматор подключен к первому входу логического блока, ко второму входу которого подключен выход первой ячейки па35 мяти, вход которой соединен параллельно со входом регистра выдачи и подключен к выходу логического блока, причем выход второй ячейки памяти подключен ко входу вентиля, управляющий вход которого подключен ко

40 второму выходу вычислительного блока, о тл и ч а ю щ е е с я тем, что, с целью упрощения схемы, первый выход вычислительного блока подключен ко входу сумматора через схему умножения, ко второму входу которой под45 ключен выход коммутатора, а к третьему входу — выход вентиля, при этом выход сумматора подключен ко входу второй ячейки памяти.

473308

Составитель Н. Герасимова

Редактор Б. Федотов Техред А. Камышникова

Корректоры В, Петрова и О. Даиишсва

Подписное

Заказ 2183/6 Изд. ¹ 783 Тира>к 740

ЦНИИПИ Государственного комптста Со: ста Министров СССР по делам изобретений и открытий

Москва, )К-35, Раушская наб., д. 4,5

Типография, ир. Сапунова, "